clock-gating的综合实现
1、Clock-gating 说明
在ASIC设计中，项目会期望设计将代码写成clk-gating风格，以便于DC综合时将寄存器综合成clk-gating结构，其目的是为了降低翻转功耗。因为当控制信号（vld_in)无效时，使用了clk-gating后的寄存器，其CK（clk）端口一直为0，因此不存在翻转，能够有效降低寄存器的翻转功耗和对应的时钟树的翻转功耗。如下所示：下图左侧是DC综合后的clk -gating结构图，使用了ICG模块进行时钟gating，被gating后的时钟连接到寄存器的CK端。右侧是没有被clk-gating的寄存器结构图。
2、Clock-gating 编码风格
如下图所示，case1和case3 为gating style风格。DC综合时更容易产生clk gating。NOTE: 这里说的是更容易，而不是一定。综合工具会根据同一组（同一个vld控制的）的寄存器bit位数量进行决策，如果数量过少，则不进行clk gating，因为使用ICG模块本身就存在面积和功耗的增加。
案例1中，data为3bit，则没有产生clk gating。
案例2中，data为7bit，data1_out和data3_out均产生了产生clk gati
3、data位宽3bit
3.1 RTL代码
module try_top (
input clk , //
input rst_n , //
input vld_in , //
input [3-1:0] data_in , //
output reg vld_out , //
output reg [3-1:0] data3_out , //
output reg [3-1:0] data1_out , //
output reg [3-1:0] data2_out //
);
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
vld_out <= 1'b0 ;
end
else begin
vld_out <= vld_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data1_out <= 'b0 ;
end
else if(vld_in) begin
data1_out <= data_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data2_out <= 'b0 ;
end
else if(vld_in) begin
data2_out <= data_in ;
end else begin
data2_out <= 'b0 ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data3_out <= 'b0 ;
end
else if(vld_in) begin
data3_out <= data_in ;
end else begin
data3_out <= data3_out ;
end
endmodule
3.2 网表文件--没有产生clk-gating
module try_top ( clk, rst_n, vld_in, data_in, vld_out, data3_out, data1_out,
data2_out );
input [2:0] data_in;
output [2:0] data3_out;
output [2:0] data1_out;
output [2:0] data2_out;
input clk, rst_n, vld_in;
output vld_out;
wire n6, n8, n10, n12, n14, n16, n18, n20, n22, n24, n26;
SDFFRPQL_*CELL_TYPE* data2_out_reg_0_ ( .D(n6), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data2_out[0]) );
SDFFRPQL_*CELL_TYPE* vld_out_reg ( .D(vld_in), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(vld_out) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_2_ ( .D(n22), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data1_out[2]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_1_ ( .D(n20), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data1_out[1]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_0_ ( .D(n18), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data1_out[0]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_2_ ( .D(n16), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data3_out[2]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_1_ ( .D(n14), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data3_out[1]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_0_ ( .D(n12), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data3_out[0]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_2_ ( .D(n10), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data2_out[2]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_1_ ( .D(n8), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data2_out[1]) );
INVP_*CELL_TYPE* U18 ( .A(rst_n), .Y(n24) );
AND2_*CELL_TYPE* U19 ( .A(data_in[1]), .B(vld_in), .Y(n8) );
AND2_*CELL_TYPE* U20 ( .A(data_in[2]), .B(vld_in), .Y(n10) );
AND2_*CELL_TYPE* U21 ( .A(data_in[0]), .B(vld_in), .Y(n6) );
INVP_*CELL_TYPE* U22 ( .A(vld_in), .Y(n26) );
AO21_*CELL_TYPE* U23 ( .A0(data3_out[1]), .A1(n26), .B0(n8), .Y(n14) );
AO21_*CELL_TYPE* U24 ( .A0(data3_out[0]), .A1(n26), .B0(n6), .Y(n12) );
AO21_*CELL_TYPE* U25 ( .A0(data1_out[0]), .A1(n26), .B0(n6), .Y(n18) );
AO21_*CELL_TYPE* U26 ( .A0(data1_out[1]), .A1(n26), .B0(n8), .Y(n20) );
AO21_*CELL_TYPE* U27 ( .A0(data3_out[2]), .A1(n26), .B0(n10), .Y(n16)
);
AO21_*CELL_TYPE* U28 ( .A0(data1_out[2]), .A1(n26), .B0(n10), .Y(n22)
);
endmodule
4、data位宽7bit
4.1 RTL代码
module try_top (
input clk , //
input rst_n , //
input vld_in , //
input [7-1:0] data_in , //
output reg vld_out , //
output reg [7-1:0] data3_out , //
output reg [7-1:0] data1_out , //
output reg [7-1:0] data2_out //
);
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
vld_out <= 1'b0 ;
end
else begin
vld_out <= vld_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data1_out <= 'b0 ;
end
else if(vld_in) begin
data1_out <= data_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data2_out <= 'b0 ;
end
else if(vld_in) begin
data2_out <= data_in ;
end else begin
data2_out <= 'b0 ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data3_out <= 'b0 ;
end
else if(vld_in) begin
data3_out <= data_in ;
end else begin
data3_out <= data3_out ;
end
endmodule
4.2.网表文件--产生了clk-gating
module try_top ( clk, rst_n, vld_in, data_in, vld_out, data3_out, data1_out,
data2_out );
input [6:0] data_in;
output [6:0] data3_out;
output [6:0] data1_out;
output [6:0] data2_out;
input clk, rst_n, vld_in;
output vld_out;
wire clk_gclk_0, n3, n5, n7, n9, n11, n13, n15, n31;
SNPS_CLOCK_GATE_HIGH_try_top inferred_cg_0 ( .CLK(clk), .EN(vld_in), .ENCLK(
clk_gclk_0), .TE(1'b0) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_0_ ( .D(data_in[0]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[0]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_0_ ( .D(n3), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[0]) );
SDFFRPQL_*CELL_TYPE* vld_out_reg ( .D(vld_in), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(vld_out) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_6_ ( .D(data_in[6]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[6]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_5_ ( .D(data_in[5]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[5]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_4_ ( .D(data_in[4]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[4]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_3_ ( .D(data_in[3]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[3]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_2_ ( .D(data_in[2]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[2]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_1_ ( .D(data_in[1]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[1]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_0_ ( .D(data_in[0]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[0]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_6_ ( .D(data_in[6]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[6]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_5_ ( .D(data_in[5]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[5]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_4_ ( .D(data_in[4]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[4]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_3_ ( .D(data_in[3]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[3]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_2_ ( .D(data_in[2]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[2]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_1_ ( .D(data_in[1]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[1]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_6_ ( .D(n15), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[6]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_5_ ( .D(n13), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[5]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_4_ ( .D(n11), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[4]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_3_ ( .D(n9), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[3]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_2_ ( .D(n7), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[2]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_1_ ( .D(n5), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[1]) );
INVP_*CELL_TYPE* U13 ( .A(rst_n), .Y(n31) );
AND2_*CELL_TYPE* U14 ( .A(vld_in), .B(data_in[6]), .Y(n15) );
AND2_*CELL_TYPE* U15 ( .A(vld_in), .B(data_in[5]), .Y(n13) );
AND2_*CELL_TYPE* U16 ( .A(vld_in), .B(data_in[4]), .Y(n11) );
AND2_*CELL_TYPE* U17 ( .A(vld_in), .B(data_in[3]), .Y(n9) );
AND2_*CELL_TYPE* U18 ( .A(vld_in), .B(data_in[2]), .Y(n7) );
AND2_*CELL_TYPE* U19 ( .A(vld_in), .B(data_in[1]), .Y(n5) );
AND2_*CELL_TYPE* U20 ( .A(vld_in), .B(data_in[0]), .Y(n3) );
endmodule
module SNPS_CLOCK_GATE_HIGH_try_top ( CLK, EN, ENCLK, TE );
input CLK, EN, TE;
output ENCLK;
PREICG_*CELL_TYPE* latch ( .CK(CLK), .E(EN), .SE(TE), .ECK(ENCLK) );
endmodule
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
寄存器
+关注
关注
31文章
5310浏览量
119984 -
IC设计
+关注
关注
37文章
1291浏览量
103752 -
ASIC设计
+关注
关注
0文章
33浏览量
10648 -
RTL
+关注
关注
1文章
385浏览量
59696 -
CLK
+关注
关注
0文章
127浏览量
17122
发布评论请先 登录
相关推荐
DFT设计实战案例解读
test_mode接TE的缺点是capture mode下无法测试到functional clock-gating logic，就是functional clock-gating logic完全被
RTL实例化的clock gating cell浅见
现在的深亚纳米工艺的设计中，低功耗已经是一个日渐总要的主题了，尤其是移动市场蓬勃发展起来之后，功耗的要求越来越严格，据传，在高级的手机系统开发的过程中，系统架构的设计，已经精确到每一个服务模块的毫安时（mAH）的级别，所以如果你的芯片功耗控制不下来，很有可能会被手机生产厂家踢出局。
浅析clock gating模块电路结构
ICG（integrated latch clock gate）就是一个gating时钟的模块，通过使能信号能够关闭时钟。
verilog 循环以及@(clock)的综合
1，在一个verilog程序里，如果循环是一个循环次数不可定的循环，那么它能被综合工具综合吗2，如果程序里有always @(clock)里面又嵌套了@(clock)这样的控制事件，这
发表于 02-03 15:29
FPGA的时钟门控是好还是坏？
queries regarding clock gating. from what i've read/learnt - clock gating can be used for l
发表于 02-21 10:21
通常有两种不同的时钟门控实现技术
constrained，mobile端不能够充更多的电就只能尽可能地降低功耗了（无法开源只能节流呀），也因为时钟门控是降低芯片动态功耗最简单，最常用的方法之一。 时钟门控技术分类:通常，有两种不同的时钟门控实现技术。 combinational clock
AND GATE的clock gating check简析
一个cell的一个输入为clock信号，另一个输入为gating信号，并且输出作为clock使用，这样的cell为gating cell。
ASIC的clock gating在FPGA里面实现是什么结果呢？
首先，ASIC芯片的clock gating绝对不能采用下面结构，原因是会产生时钟毛刺
发表于 08-25 09:53
•978次阅读
时钟子系统中clock驱动实例
都要早期，因此clock驱动是在内核中进行实现。 在内核的 drivers/clk 目录下，可以看到各个芯片厂商对各自芯片clock驱动的实现： 下面以一个简单的时钟树，举例说明一个
什么是Clock Gating技术？Clock Gating在SoC设计中的重要性
随着集成电路技术的不断发展，芯片中的晶体管数量呈现出爆炸性增长。为了提高性能，降低功耗，SoC设计中采用了各种优化技术
IC设计：clock-gating综合实现方案
当CK为0时，ECK 恒定为0， q值为E：如果E为1，则q为1，如果E为0，则q为0。 当CK为1时，ECK 恒定为q(n)，即对应的上一次CK为0时，锁存的E值。 因此最终的效果就是，只要E配置成了0，那么ECK会在CK的下降沿跳变成0，随后只要E保持为0，那么ECK一直为0。
发表于 10-16 09:43
•1493次阅读
SOC设计中Clock Gating的基本原理与应用讲解
SOC（System on Chip，片上系统）设计中，时钟信号的控制对于整个系统的性能和功耗至关重要。本文将带您了解SOC设计中的一种时钟控制技术——Clock Gating，通过Verilog代码实例的讲解，让您对其有更深入的认识。
工商网监
评论