Virtuoso软件中常见的约束方法

早期，电路设计工程师经常需要手工标注相关的信息在原理图上用于提醒版图工程师相关器件的版图设计要求，比如匹配，对称等。其实VSE早就引入了设计约束功能，并且通过layout 同步schematic的约束，还可以快速的检查约束规则是否匹配。

有了这项功能后，就不需要和牛逼哄哄的版图工程师费口水了。

主要的方法如下

1， windows-assistant-> Circuit Prospect可以调用出电路模块的匹配功能，快速查找出常用的需要约束的地方比如Power Nets，current mirror以及differential pair这些模块。主要分为Structure， Devices， Nets， Pins， inst Terms， 比较常用的还是Structure和Device，虽然经常匹配不到。

2， Windows--> assistant -->Constraint Manager

可以调出相应的约束菜单，支持的约束类型可以分为三大类，Electrical, Placement 和Routing。比如常用器件参数匹配就在Electrical中的Parameter Match

点击设置好的约束，可以高亮原理图对应的管子。

正常开启之后设计的界面如下，可以通过windows-workspace-->save workspace，方便下次快速调用。

比较常见的约束方法有，

1， VDD/VSS power net用Process Rule overide 使用更粗的线宽， 比如4X,6X minimum width

2，current-mirror 用modGen 自动生成。

3， 等等等

Lanuch layout -XL后，原理图的constraint 可以自动同步过来，也可以手动将更新部分同步。Check Constraint开了之后，版图中是否违法constraint可以直接发现。

总体来说，Constraint Manager是一个相当能减少沟通成本的好工具，也是模拟设计向数字设计方法学习的一个体现，不知道贵司是否已经在生产中应用。