信号完整性学习笔记之常用端接技术

消除反射现象的方法一般有：布线时的拓扑法和相应的端接技术。

常用布线时的拓扑结构有：点到点、菊花链、星形、分支和周期性负载等结构。

点到点（Point-to-point）：

点到点的拓扑结构比较简单，只要在发送端或接收端进行适当的阻匹配。

菊花链（Daisy chain）：

当网络（net） 的整个走线长度延迟小于信号的上升或下降时间时，用菊花链拓扑结构会比较好，这时网络上的负载都可以看作为容性负载。菊花链同时也限了信号的速率，只能工作在低速电路中 。

星形（Star）：

使用星形的拓扑结构时， 对每个分支（stub）都进行均衡设计，要求每个分支的收端负载一致， 并选择适当的匹配方式 。

远端分支（Far-end cluster）：

跟星形类似，只不过分支是靠近接收端 。在这种拓扑结构中，也要限制远端 stub 的长度， 使 stub上的传输延时小于信号上升沿， 这样每个接收端都可以被看作为一个简单的容性负载。

周期性负载（Periodic loading) ：

周期性负载的拓扑结构同样要求每段 stub 的长度足够小，使 stub 上的传输延时小于信号上升沿。这种主干传输线和所有的 stub 段组合起来的结构可以看作为一段新的传输线，其特征阻抗要比原来主干传输线的特征阻抗小，传输速率也比原来的低，因此在进行阻抗匹配时要注意 。

传输线上的反射会对数字系统性能有重要的负面影响 。为了最小化反射的负面影响，除从拓扑结构上消除相应的影响外，还必须有相应控制它们的方法 。基本上有三种方法减低这些反射的负面影响 。第一种方法就是降低系统的频率或增大信号的上升沿时间， 以使传输线上的反射将在另一个信号驱动到线上之前达到稳态。

然而通常这是不可能的，对于高速系统，增大信号上升沿时间，将影响系统的性能。第二种方法是缩短 PCB 走线长度以使反射在短时间内达到稳态。通常这是不实用的，因为通常芯片功能的强大，管脚的增多，缩短布线必然导致PCB板层数的做多，这大大增加了成本 。

另外，在一些情况下缩短走线在物理实现上有时也是不可能的。第三种方法就是给传输线两端终接一个等于特征阻抗的阻抗，并消除反射，即是所谓的高速电路设计的端接技术。端接技术分为单端断接技术和负载端接技术。

1 单端端接技术

传输线的长度符合下式的条件应使用端接技术：

式中 ， L 为传输线线长，tr 为源端信号的上升时间，tp 为传输线上每单位长度的带载传输延迟。即当 tr小于 2TD时（其中 TD 为传输线的传输延迟， L*tp=TD），源端电平变换发生在传输线的接收端反射回源端的反射波到达源端之前，这时需要使用端接匹配技术，否则会在传输线上引起振铃 。

传输线的端接原则：如果负载反射系数或源反射系数二者任一为零，反射将被消除 。通常采用两种策略 （1）使负载阻抗与传输线阻抗匹配，即并行端接；（2）使源阻抗与传输线阻抗匹配，即串行端接 。

从系统设计的角度，应首选策略1，因其是在负载端消除反射，即 ρL=0，因而消除一次反射，这样可以减小噪声、电磁干扰（EMI）及射频干扰（RFI)；而策略 2 则是在源端消除由负载端反射回来的信号，即使 ρs=0和ρL=1（负载端不加任何匹配），只是消除二次反射，在发生电平变换时，源端会出现持续时间为 2TD的半波波形，不过由于策略 2 实现简单方便，在许多应用中也被广泛采用 。两种端接策略各有其优缺点，以下就简要介绍这两类主要的端接方案 。

1.1 并行端接

并行端接主要是在尽量靠近负载端的位置加上拉和／或下拉阻抗以实现终端的阻抗匹， 根据不同的应用环境，并行端接又可分为以下几种类型 ：

(1) 简单的并行端接

这种端接方式是简单地在负载端加入一下拉到地的电阻 RT(RT=Z0）来实现匹配， 如图所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流以保证通过端

接电阻的高电平电压满足门限电压要求。在输出为高电平状态时，这种并行端接电路消耗的流过大，对于50Ω的端接负载，维持 TTL 高电平消耗电流高达48mA，因此一般器件很难靠地支持这种端接电路。

(2) 戴维宁并行端接

戴维宁（Thevenin）端接即分压器型端接， 如图所示。

它采用上拉电阻R1和下拉电阻R2构成端接电阻，通过R1和R2吸收反射。R1和R2阻的选取由下面的条件决定 。R1的最大值由可接受的信号的最大上升时间（是 RC 充放电时常数的函数）决定，R1的最小值由驱动源的吸电流数值决定。R2的选择应满足当传输线断开时电路逻辑高电平的要求。戴维宁等效阻抗可表示为：

戴维南电压VTH为：

VTH的选择必须确保驱动器的输出高电平IOH和低电平的lOL电流在驱动器的性能指标围以内，其值可按下式确定

R1的作用是帮助驱动器更加容易到达逻辑高状态，这就需通过从Vcc向负载注入电流来实现。R2的作用是帮助驱动器更加容易到达逻辑低状态，这通过R2向地释放电流来实现 。恰当地选取R1和R2的值可以加强驱动器的扇出能力，并且淡化由于信号占空比不一致而导致的功耗的改变。

戴维南终端匹配技术的优点在于，在这种匹配方式下，终端匹配电阻同时还作为上拉电和下拉电阻来使用，因而提高了系统的噪声容限，降低了对源端器件驱动能力的要求 。这种方案能够很好地抑制过冲 。

戴维南终端匹配的缺点就是无论逻辑状态是高还是低，在Vcc到地之间都会有一个常量直流电流存在，因而会导致终端匹配电阻中有静态的直流功耗，信号负载为电容时，相对于有匹配的信号线而言，戴维南终端匹配技术同样会改善信号的质量，使得信号的摆动缩小 。

电压（在三态总线上的戴维宁电压）接近转换门限电压， 这在CMOS器件中会产生更大的功，这是由于PMOS和NMOS都是可导的，在Vcc和地之间就有电流路径 。另外， 与未端接的情况相比，戴维宁端接减小了接容性负载时信号的斜率，容性负载和电阻增加了 RC时间常数，致了驱动器输出电压的上升 。

(3) 主动并行端接

在此端接策略中 ，端接电阻RT（RT=Z0）将负载端信号拉至一偏移电压Vbias，如图示Vbias的选择依据是使输出驱动源能够对高低电平信号有汲取电流能力。这种端接方式需要一个具有吸、灌电流能力的独立的电压源来满足输出电压的跳变速度的要求 。

在此端接方案中，如偏移电压Vbias为正电压，输入为逻辑低电平时有 DC 直流功率损耗，如偏移电压Vbisd为负电压，则输入为逻辑高电平时有直流功率损耗 。

(4）并行 AC 端接
如图所示，并行 AC 端接使用电阻和电容网络 （串联 RC）作为端接阻抗。

端接电阻R要小于等于传输线阻抗Z0，电容 C 必须大于100pF，推荐使用0.1uF 的多层瓷电容。电容有阻低频通高频的作用， 因此电阻 R 不是驱动源的直流负载， 故这种端接方无任何直流功耗。

可见电容C 的选择很复杂．电容值太小会导致RC 时间常数过小，这样一来该RC 电路就似于一个尖锐信号沿发生器，从而引入信号的过冲与下冲， 一般电容值需大于 100pF，另一面， 较大的电容值会带来更大的功率消耗，通常情况下，要确保RC 时间常数大于该传输线负载延时的两倍，即

其中：CD为接收器的分布电容， C0为PCB 传输线的内在电容。

理想的电容值将随着传输线阻抗，边沿速率，预期的信号质量的变化而变化 。这个值不是最关键的，但是测试表明，对于 FCT 逻辑，100pF的电容值能够得到很好的折衷，将电容值增加到200PF会改善信号的质量，但是却以功率损耗为代价。

把电容值减小到 47PF，降低功率损耗，但是信号的质量会变差。值低于 47PF 会对滤波有非常高的频率响应，对传输的端接是无效的。值高于 200PF，会增加功率损耗而不会有附加的信号质量的改善 。

2 串行短接

串行端接是通过在尽量靠近源端的位置串行插入一个电阻Rs （典型10 Ω到 75Ω）到传输线中来实现的， 如图所示。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。即：

这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端 。

串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小 。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声 。而且相对于它的电阻类型终端匹配技术来说，串联终端匹配技术中匹配电阻的功耗是最小的，而且串联终端匹配技术不会给驱动器增加任何额外的直流负载，也不会在信号线与地之间引入额外阻抗。

串行端接的缺点在于 ：当信号逻辑转换时， 由于Rs的分压作用 ， 在源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为2TD ( TD为信号源端到终端的传输延迟），这意味着沿传输线不能加入其它的信号输入端，因为在上述2TD时间内会出现不正确的逻辑态。

并且由于在信号通路上加接了元件，增加了 RC时间常数从而减缓了负载端信号的上升时间，因而不适合用于高频信号通路（如高速时钟等）。

另外，采用这种匹配技术时，很难将串联匹配电阻调整到一个非常合适的值，因为许多驱动器都是非线性的，如TTL 器件，其输出阻抗随着器件逻辑状态的变化而变化， 所以串联匹配电阻只能选择二个适中的值。

注：对于短的传输线，当最小数字脉冲宽度长于传输线的时间延迟（ TD）时，源终端是合乎要求的，因为它消除了驱动器电流部分并联接地的要求。对于长的传输线，当数字脉冲宽度小于传输线延迟时间（TD）时， 负载终端是较好的。因为负载端的反射将反射回源头端，并干扰沿线传播的信号，反射必须在负载端消除。

3 多负载端接技术

在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。

如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输的终端，这时只需要二个端接电路。如采用串行端接，则在传输线源端加入一串行电阻即可，图a所示。

如采用并行端接（以简单并行端接为例），则端接应置于离源端距离远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式，如图b所示 。

如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需一个端接电路。如采用串行端接，则在传输线源端每条传输线上均加入一串行 电阻，如图a所示。如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接，如图b所示 。

在采用匹配的时候，但要确保匹配元件尽量靠近源端或负载端，这样可以减少诱导电感，匹配更为有效。
4 不同工艺器件的端接策略

阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同，只有针对具体情况， 使用正确适当的端接方法才能有效地减小信号反射 。

一般来说，对于一个CMOS工艺的驱动源，其输出阻抗值较稳定且接近传输线的阻抗值，因此对于CMOS器件使用串行端接技术就会获得较好的效果 。而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同，这时，使用并行戴维宁端接方案则是一种较好的策略 。

ECL 器件一般都具有很低的输出阻抗，因此，在ECL电路的接收端使用一下拉端接电阻（下拉电平需要根据实际情况选取）来吸收能量则是ECL电路的通用端接技术。

当然， 上述方法也不是绝对的，具体电路上的差别、 网络拓扑结构的选取、 接收端的负数等都是可以影响端接策略的因素， 因此在高速电路中实施电路的端接方案时 ， 需要根据体情况通过分析仿真来选取合适的端接方案以获得最佳的端接效果 。