为什么我们需要SERDES？SERDES的优点有哪些？

尽管设计和验证很复杂，SERDES 已成为 SoC 模块不可或缺的一部分。随着 SERDES IP 模块现已推出，它有助于缓解任何成本、风险和上市时间问题。

如今，PCI Express、HDMI 和 USB 等链路已无处不在。但20年前可不是这样的。过去 20 年，串行链路应用的数量呈爆炸式增长。本文试图解释为什么串行链路（以及支持串行链路的 SERDES）变得如此流行。它将尝试解释一些使串行链路无处不在的基础技术，以及为什么 20 年前情况并非如此。

我的职业生涯始于 20 世纪 90 年代末，就在串行器/解串器 (SERDES) 革命之前。在本文中，我将展示我所研究过的一些 SERDES 的示例，并使用这些示例来帮助解释设计和技术社区在过去二十年中取得的进展（图 1）。

1. 该图展示了 SERDES 在我职业生涯中的演变。

起源与演变

SERDES 具有光纤和同轴链路通信的背景。当然，原因很明显——串行发送字节而不是并行发送字节限制了电缆的数量！对于一根或几根电缆，最大化电缆的吞吐量是最重要的。SERDES 面积和功率是次要考虑因素。

在 20 世纪 80 年代中期，串行链路的数据速率在很大程度上是由电信需求 (SONET) 驱动的。在此期间，以今天的标准来看，对 OC-1 和 OC-3 的要求并不高（51.84 Mb/s、155.52 Mb/s）。OC-24 需要高于 1 Gb/s (1244.16 Mb/s) 的线路速率，这得到了 1990 年左右双极和砷化镓 (GaAs) 工艺中最先进电路的支持。

20 世纪 90 年代末，当我的职业生涯开始时，恰逢 SERDES 历史上的一个重要时刻：OC-24 (2488.32 Mb/s) 可用，人们正在规划大约 10Gb/s 的 OC-192。几年后（2000 年代初期），通过 10 Gb/s 线路速率的 10 Gb 以太网成为现实（与 XAUI 不同，XAUI 使用四个通道进行 10 Gb/s 聚合）。

另一个重要的发展已经开始——SERDES 越来越多地用于 PCB 和背板上的芯片间通信，以取代并行链路。这一发展将使 SERDES 从重要的长距离通信电路转变为关键的 SoC 组件。也许最重要的例子是 PCIe，它于 2002 年左右推出，速率为 2.5Gbps，并在 2000 年代中期开始流行。

各种串行数据标准的推出以及 SERDES 研究的现状如图 1所示。他们包括：

光传输：OC-192、OC-768、SONET

内部 PC：PCIe 1-5

存储：光纤通道、SATA、SAS

串行总线：USB、Thunderbolt

视频显示：DisplayPort、HDMI

网络：SGMII、1 Gb 以太网、10 Gb 以太网、25/100 Gb 以太网

正如预期的那样，线路速率一直在以指数速度增长。在各个类别中都可以看到同样的效果，其中光传输领先于其他类别。该图仅包含 NRZ (PAM2) 标准。PAM4 标准正在以 50 Gb/s 左右的线路速率出现。

为了了解支持 SERDES 发展的电路级创新，我使用 IEEE 的 Xplore 数字图书馆查询了国际固态电路会议 (ISSCC) 出版物，生成了涵盖“时钟和数据恢复”和“SERDES”的 ISSCC 出版物列表。然后数据集细分为：

技术类型：CMOS 和非CMOS（双极、biCMOS、HBT 等）

几何形状：65 nm、4 0 nm、7 nm等

信令：PAM2、PAM4

组织出版：工业、学术

使用该数据集，根据出版年份绘制行率（图 2）。据估计，电路的设计大约比发布提前一年。然而，这些出版物的工业应用可能会比该出版物晚几年。

2. 行率是根据出版年份绘制的。

该图显示，双极、biCMOS 和 HBT 技术在 2005 年之前广泛发表，但 2005 年之后很少发表。这些 2005 年之前的出版物描述了推动光网络应用的技术，其中线路速率最重要，而功率/形状因数/整合是次要考虑因素。

对于具有更高容量的 SERDES 应用（例如 PC、存储、视频显示和网络），关键不仅仅是线路速率。重要因素是成本、功耗、外形尺寸以及与大型数字核心的集成。

图 3中的图是通过按学术和工业出版物以及 NRZ/PAM2 与 PAM4 信号对 ISSCC 数据进行排序而生成的。需要注意的一件事是，高于 28 Gb/s 线路速率的出版物倾向于 PAM4，而低于 28 Gb/s 的出版物几乎没有 PAM4。这与串行数据标准的预期未来方向非常吻合。

3. 该图是通过按学术和工业出版物以及 NRZ/PAM2 与 PAM4 信号对 ISSCC 数据进行排序而生成的。

图 4显示了线路速率与所使用的 CMOS 几何结构的关系。可以看出 CMOS 几何结构和线路速率之间存在相关性。例如，在 90 nm 以下，大多数出版物都大于 10 Gb/s。此外，由于 NRZ/PAM2 SERDES 之外需要高集成度（ADC、DSP）以及 CMOS 技术的高带宽要求，PAM4 系统在 28 nm 以上的开发或发布并不普遍。

4. 线路速率与所使用的 CMOS 几何结构。

学术机构中明显缺乏 PAM4 出版物。这部分是由于所使用的搜索条件造成的。有一些与 PAM4 组件相关的学术出版物，但由学者完成的完整 PAM4 收发器却很少。对此的一种可能的解释是 PAM4 系统（ADC、DAC、DSP、PLL、CDR 等）非常复杂。另一种可能的解释是先进 CMOS 几何结构（例如 7 nm 和 14/16 nm）的成本和获取途径。

将串行链路出版物的数据集与串行数据速率标准相结合，得出图 5中的图。可以看出，ISSCC 上的先进 CMOS 电路设计出版物在从网络到显示器的大容量串行数据标准方面引领了几年。PAM2 CMOS 研究使 PCIe1 到 PCIe5（32 Gb/s）、28 Gb/s 以太网线路速率等成为可能。

5. 组合串行链路出版物的数据集和串行数据速率标准来创建该图。

SERDES的优点

引脚数和通道优势

SERDES 最明显的优点是减少了引脚数和电缆/通道数。对于早期的 SERDES，这意味着可以通过同轴电缆或光纤发送字节数据。

对于现代 SERDES，另一个优点是能够通过一对差分信号引脚而不是 8、16、32 或 N 个数据引脚和时钟引脚发送数据字节。由于更小的封装和更密集的 PCB，序列化的这一方面可以节省成本。具体优势取决于芯片成本、封装成本、PCB 成本、PCB 拥塞和其他因素。

距离优势

在过去的十年中，SERDES 跨 PCB 和背板长距离传输的能力帮助它们到达了许多新领域。

从基本的微波设计中，我们知道，当飞行时间小于上升/下降时间时，传输线看起来像一个“集总元件”。对于具有 GPIO 的并行接口，上升/下降时间通常不少于几纳秒。这将典型 PCB 上并行无端接接口的工作距离设置为约 30 厘米。终止并行总线会增加覆盖范围；然而，这会增加大量的功率，并使功率效率急剧恶化（图6）。

6. 虽然端接并行总线增加了覆盖范围，但电源效率却急剧下降。

SERDES 接口通常通过两端（TX、RX）终止的受控阻抗传输线进行传输。这使得比特能够快速传输，而不用担心反射。当然，为了快速串行传输，涉及到许多额外的复杂性——串行器、解串器、TX PLL、RX CDR、前馈均衡、接收均衡等。

动力优势

直到最近，SERDES 才相对于串行数据总线具有功耗优势。理想并行总线消耗的功率是用于对 TX 和 RX 电容以及走线电容充电和放电的功率。当考虑 10、20 或 100 cm 的距离时，FR4 上的走线电容可能很大。

根据第一原理，我们知道 LVCMOS 链路的功率为 ~C*V^2*f。就数据而言，频率是总比特率的二分之一乘以转换密度。转换总数以及功率与一阶所需的通道数量无关——通道越多，每通道的转换越少。对于 1 Gb/s 链路，10 cm 到 1 m 的距离可能需要 8-16 个通道。对于 10 Gb/s 链路，1 m 可能需要 120 个通道，这是非常不切实际的！

图 7显示了 20 世纪 90 年代至今不同电压的并行 LVCMOS 链路的功耗与 SERDES 消耗的功耗。可以看出，现代SERDES对于更长的距离具有功率优势，但功率优势并不明显。

7. 将不同电压的并行 LVCMOS 链路的功耗与 20 世纪 90 年代至今的 SERDES 消耗的功耗进行比较。

SERDES 真正在功率方面表现出色的是更高的数据速率。图 8显示了 2010 年代中后期不同电压的并行 LVCMOS 链路的功耗与各种生产 28 nm SERDES 消耗的功耗。可以看出，现代 SERDES 在几乎所有距离上都保持功率优势。对于功率优化的 SERDES，功率优势在所有距离上都是巨大且明显的。

8. 将不同电压的并行 LVCMOS 链路的功耗与 2010 年代中后期各种生产的 28 nm SERDES 的功耗进行比较。

当然，随着工艺技术的进步，SERDES 的功耗优势不断增强。

SERDES 演变的看法

我的职业生涯始于惠普分立 SERDES ASIC 开发团队。HDMP-1638 是我最早开发的产品之一。该专用集成电路由于安捷伦是从 HP 分拆出来的，因此具有“Agilent”标签而不是“HP”标签。

9. 我开发的第一个产品是 HDMP-1638 ASIC。

该芯片的规格在当时具有竞争力，销量也不错。所以我相信这是 20 到 25 年前工业 SERDES 的合理基准。

该部件采用双极工艺设计。它的线路速率为 1.25Gbps，支持千兆位以太网 (802.3z)、1000Base-X Gb/s 光纤以太网。

HDMP-1638的功耗约为1W，其中包括外部并行接口——毕竟是SERDES芯片！该芯片的功耗（不包括并行接口）估计为 650 mW，即大约 500 pJ/位。稍后我们将回到功率效率（以 pJ/bit 为单位）与最新的 SERDES 进行比较。

自 2006 年以来，我一直在Silicon Creations帮助开发先进节点中的低功耗 SERDES。近年来，Silicon Creations 一直在开发 SERDES，传输速度高达 32 Gb/s，功率效率低至 2.5 pJ/bit。

将这些 SERDES 与 20 年前的 SERDES 的速度和功率效率进行比较：

速度提高 25 倍

电源效率提高 200 倍

同样，许多因素促成了这种改进，包括技术的巨大进步、电压缩放，当然还有良好的设计。

SERDES 挑战

如上一节所述，SERDES 在功耗、引脚数和范围方面具有引人注目的优势。SERDES 的缺点是与 SERDES 相关的复杂性和成本。

复杂

对于低数据速率，至少需要良好的 TX PLL、RX CDR、TX 驱动器和 RX 前端。其中每一个都是复杂的模拟子系统。设计这些模块和整个 SERDES 系统需要熟练的模拟/混合信号设计团队来完成。这些块（以及复杂的数字控制）包括：

良好的 TX PLL：需要该模块从典型的 25 至 100 MHz 参考时钟产生典型的多千兆赫时钟，并具有非常低（约 1 ps 或更好）的长期抖动。

良好的 RX CDR：该块是一个复杂的控制环路，用于跟踪输入数据的平均相位，尽管链路上存在任何噪声、失真或串扰。这通常通过复杂的相位旋转器或 CDR 驱动的 PLL 来完成。

TX 线路驱动器：该模块将串行数据转换为典型的 50Ω 差分信号，通常带有前导和后光标强调。

RX 均衡器：该块尝试使用连续时间均衡器或 DFE 或两者来均衡高速通道效应。通常需要自动增益控制 (AGC) 电路来促进均衡。RX 均衡器通常包括作为状态机逻辑或软件的自动校准例程。

高速串行器和解串器逻辑

上面列出的所有模块都需要经验丰富的设计团队花费大量的设计时间（长达许多人年）。随着数据速率 (Gb/s) 的上升和效率需求 (pJ/bit) 的增长，SERDES 的复杂性和成本也随之增加。随着可靠性要求的提高，必须运行和分析越来越多的老化和电迁移模拟，这进一步推高了成本。

本文的主要重点是 PAM2/NRZ SERDES。PAM4 系统提供了每个引脚更高带宽的替代方案，但通常会以比 PAM2/NRZ 系统进一步增加芯片面积、功耗和复杂性为代价。

幸运的是，SERDES 已作为 IP 模块广泛使用。因此，系统公司可以从领先的 IP 设计提供商处获得经过验证的设计许可。这样，复杂性就由专门的设计团队来处理，研发成本可以在多个芯片、项目甚至行业之间分担，有助于降低成本。

成本

SERDES 的主要费用源于设计（许多设计人员花费了很多年的时间）和验证，但诸如芯片面积和 PCB 面积等次要考虑因素也很重要。

PMA 级别的 SERDES 验证通常由设计团队或设计团队的子集处理。在系统级别，验证可能相当复杂，尤其是对于 PCIe 等标准。

对于复杂的串行标准，需要测试平台（典型的是System Verilog）从物理层（包括PMA和PCS）、数据链路层、事务层和设备层验证系统。涵盖这些级别的验证通常会检查协议、模式、协商、错误注入和恢复等。验证通常也需要多个人月，并且经常涉及第三方验证IP（VIP）。

在芯片上，SERDES 可能比并行接口更便宜或更昂贵。根据工艺节点的不同，SERDES 每通道的功耗大约为 0.15 至 0.5 mm2。并行接口可以比这小得多，但需要更多的 I/O。因此，根据芯片是 I/O 限制还是引脚限制，SERDES 可能会导致比并行接口或多或少的芯片成本。

在封装和 PCB 级别，SERDES 可以减少引脚和迹线数量。因此，它们应该可以实现更小、成本更低的封装和 PCB 设计。然而，由于高速控制阻抗（例如，50Ω）迹线的复杂性，使用SERDES设计封装和PCB可能更加困难，因此比使用较慢并行接口的PCB更昂贵。

结论

在过去的 20 年里，SERDES 从光学和网络电路转变为我们周围的电路——从我们的手机到笔记本电脑和电视，再到数据中心等等。

PCIe 大约于 2002 年推出，线路速率为 2.5 Gb/s。此后，设计改进和 CMOS 工艺改进使线路速率提高了约 20 倍（从约 2.5 Gb/s 提高到约 50 Gb/s），功率效率（pJ/位）提高了约 200 倍。

审核编辑：刘清