晶体管level shifter是怎么实现电平转换功能的？

这一篇，总结一下level shifter的晶体管级工作原理，就从最传统的结构讲起，详细分析这个level shifter是怎么实现电平转换功能的。

首先，level shifter是电平转换器，可以将高电压域转换到低电压域，也可以将低电压域转换到高电压域，有的level shifter可同时实现这两个功能，有的则只能实现一种，具体看designer怎么设计，下面以低电压域转换到高电压域转换电路为例，详细说明level shifter是怎么实现电平转换的，高电压域到低电压域的转换，也是同样的道理，不同电路结构可借鉴这个最传统的level shiter结构去分析，毕竟这个结构在1984年就已被发明应用。

首先说明一个知识点，MOS管进入深线性区的条件：Vds<<2(Vgs-Vth),也就是说当Vgs很大，Vds很小时，容易进入深线性区。

这里称低电压为VDDL，高电压为VDDH，level shifter就是实现如下图所示的高低电压之间的电平转换，一般是用在数字电路中，有时序的信号之间。

比如说我这里有一个clk信号是1.6V的swing，但是另一个模块需要用到3.3V的clk信号，那么这个时候就需要level shifter完成1.6V到3.3V的一个转换。

红色线就是电路中的IN1，黑色线就是想得到输出OUT。

一般情况下，输入IN1的swing就是0-VDDL，这里VDDL足以让M1和M2开启。

不用思考也知道，level shifter是很容易传输0电平的，当输入IN1是0V的时候，IN2是VDDL，M2开启，M点被下拉到地即0V，此时M3开启，N点被下拉到VDDH，M4关断，经过inverter输出OUT=0, 0电平就这么shift完成了，这个电路的主要分析点在于，IN1从0转到VDDL的过程，OUT输出0-VDDH的过程。

我们就假设电路的初态是IN1=0，IN2=VDDL，M=0，N=VDDH，OUT=0。

此时这个状态，M1关断，M2开启，M3在深线性区（无电流，Vds=0），M4关断。接下来，IN1由0增加到VDDL，此时IN2由VDDL减小到0，M1开启，M2关断，M1开启使得N点被下拉到地，即N点会由VDDH下降到0V，N点电压减小，使得M3的Vds由0开始增大，M3很快由深线性区进入线性区。

这一点不懂的看下图，红色圈圈是深线性区的区域，此时MOS管的Vds很小很小，管子的电流几乎可以忽略，但是当Vds稍微增大，管子就很快进入线性区（蓝色圈圈区域），瞬间有了电流，也就是说，深线性区只是一个很小的范围。

M3进入线性区有了电流，M1进入饱和区有了电流。（M1由关断到开启，肯定是先进入饱和区，因为这个临界点时，M1的Vds=VDDH>Vgs-Vth1=VDDL-Vth1，肯定是饱和区）。

从图中也可以得出，M1的饱和区电流肯定先是大于M3的线性区电流，使得N点持续由VDDH放电到地，这个过程不能使得M1电流小于M3电流，否则N点下拉失败，OUT无法输出高电平VDDH。

也就是说，这个过程中M1和M3竞争，M1要赢过M3，才会使得N点下拉成功，OUT输出VDDH。同理，M2也要赢过M4。

那么，M1是如何和M3竞争的呢？

第一种情况：当N点放电的时候，N点电压由VDDH减小，即M1的Vds减小，M3的Vds增大，M1的电流减小，M3的电流增大，那么，两者会有相等的时候吗？肯定会有，当两者电流相等的时候，如果N点电压足够高，使得M4无法导通，那么M1和M3会一直保持这个电流，N点电压保持，电路维持在这个状态。这个状态是我们不希望的。

第二种情况：当M3电流增大，M1电流减小过程中，在二者电流相等之前，N点电压就足以使得M4导通，M点被上拉到VDDH，M3关断，上拉能力很快减弱到没有，使得N点继续放电到0，输出OUT输出高电平VDDH，这种情况是我们希望的。

正反馈在哪里呢，当N点电压减小到使得M4导通，那么M点电压增大，促使M3关断，下拉能力减小，使得N点继续减小，这就是正反馈。

那么，如何才能保证是第二种状态而不是第一种呢？只要nmos的下拉大于pmos的上拉就可以了。

临界点的M1和M3的宽长比计算依据：当M1和M3电流相等时，N点电压恰好使得M4导通，即N点电压为VDDH-|Vth4|。（M3和M4的Vth相等）

具体计算过程：M1的饱和区电流和M3的线性区电流相等，即以下公式，

由Id3=Id1，得到

此值一般大于1很多，一般也不会刻意去计算这个值，只需要nmos的W/L取很大，pmos取倒比管，就能满足nmos的下拉大于pmos的上拉能力。