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训练营:7天完成SoC的PR设计

全栈芯片工程师 来源:全栈芯片工程师 2023-12-07 10:55 次阅读

每周都能听到学员升职加薪/跳槽涨薪的消息,很多薪资干翻了小编,超越小编2倍的也不少!小编很激动也很有成就感,这就是景芯SoC训练营价值所在,希望你们薪资都是我2倍以上!

不用一味追求高端工艺,市面上90%以上的芯片都是成熟工艺,用7nm工艺的大公司有几个?作为螺丝钉很难爬上去,但是成熟工艺,您可能就是公司PR的一把手,宁为鸡首不为凤尾,掌握全芯片的设计就是一大法宝!

你敢来挑战7天完成景芯SoC PR设计吗?小编成功挑战了7天完成SoC敏捷开发!你也可以的!

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APR,顾名思义,自动布局布线,EDA工具日益强大,机器自动化程度越来愈高,学习的门槛也越来越低,7天实践入门足够,2-3个月熟悉完流程脚本,然后常年累月的项目锻炼成长。

小编独立设计SoC/MCU/ISP芯片也被质疑,嘲笑。但也成功交付很多颗设计了,你只管拼命努力,让别人质疑去,成长到位了他们就不会嘲笑了,就开始骂你卷了!敢挑战的来,7天带你入门景芯PR设计!

全芯片UPF低功耗设计(含DFT设计)

ca9b3260-94aa-11ee-939d-92fbcf53809c.png

景芯SoC训练营培训项目,低功耗设计前,功耗为27.9mW。

caaae55c-94aa-11ee-939d-92fbcf53809c.png

低功耗设计后,功耗为0.285mW,功耗降低98.9%!

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7天冲刺PR训练营有同学问如何给IO添加PAD?请思考景芯SoC的IO和PAD如何实现最佳?

cae19d5e-94aa-11ee-939d-92fbcf53809c.png

7天冲刺PR训练营有同学问,同样的floorplan,有些同学很快跑完,有些同学则遇到大量DRC问题(EDA工具不停iteration)导致工具始终无法跑完,具体什么问题呢?

caeecd80-94aa-11ee-939d-92fbcf53809c.png

首先,小编发现该同学的stripe把TM2定义为了horizontal,而熟悉景芯工艺的同学知道,TM2的preference direction是VERTICAL。

cafdf60c-94aa-11ee-939d-92fbcf53809c.png

查询景芯的lef库文件也可以确认:

cb0a9eac-94aa-11ee-939d-92fbcf53809c.png

用错方向有多大影响呢?大家上景芯SoC的后端flow实践一下吧,实践出真知。

7天冲刺PR训练营有同学问,为啥PR花了一天一夜24个小时完成布线还大量DRC错误?小编已经将设计规模尽可能减小以加速PR设计,实际上2小时就可以跑完routing,为何这么慢?原因就是低功耗单元的走线。具体原因及解决办法欢迎加入景芯训练营讨论。

cb11d8ca-94aa-11ee-939d-92fbcf53809c.png

其错误主要集中在M4上,请思考如何解决。

cb15a626-94aa-11ee-939d-92fbcf53809c.png

7天冲刺PR训练营有同学问,power switch cell的secondPG pin(VDDG)从M1接出的,而不是M2, 请思考有什么问题?如何解决?

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7天冲刺PR训练营有同学问,景芯SoC培训营同学遇到Corner Pad LVS不过怎么处理?

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完成景芯SoC培训的前端设计仿真、DFT后,我们来到后端flow,本教程教你一键式跑完数字后端flow。

cb61387a-94aa-11ee-939d-92fbcf53809c.png

生成脚本命令如下:

tclsh ./SCRIPTS/gen_flow.tcl -m flat all

cb73cfb2-94aa-11ee-939d-92fbcf53809c.png

生成flow脚本之前需要配置setup.tcl等相关参数,具体参见【全网唯一】【全栈芯片工程师】提供自研的景芯SoC前端工程、DFT工程、后端工程,带你从算法、前端、DFT到后端全流程参与SoC项目设计。

景芯SoC训练营的同学问,为何innovus读取做好的floorplandef文件报Error?首先看log:

cb83c8f4-94aa-11ee-939d-92fbcf53809c.png

Reading floorplan file - ./data_in/DIGITAL_TOP.def (mem = 1595.0M).

#% Begin Load floorplan data ... (date=10/23 2201, mem=1579.3M)

**ERROR: (IMPFP-710): File version unknown is too old.

以前EDI的时期,我们可以通过定义fp_file的方式来加载floorplan:

set vars(fp_file) "./data_in/DIGITAL_TOP.def"

但是现在innovus升级并放弃了fp_file的加载方式,当然也可以用老版本的EDI9.1及以前版本来加入fp_file,然后转存为新版本,这方式明显没有必要。正如下log提示所说,检查log是非常好的工程师习惯。

Input floorplan file is too old and is not supported in EDI 10.1 and newer.

You can use EDI 9.1 and before to read it in, then save again to create new version.

小编的直觉告诉我,先去看看同学保存的def文件是哪个def版本?

cb8b8328-94aa-11ee-939d-92fbcf53809c.png

同学保存方式如下:

cb9d6138-94aa-11ee-939d-92fbcf53809c.png

那么请问如何解决?请大家加入景芯训练营实践。

景芯SoC用了很多异步FIFO,关注异步RTL实现的同学,可以抓取异步FIFO出来看一下版图连线:

cbae9642-94aa-11ee-939d-92fbcf53809c.png

查看下所有异步FIFO cell的面积;

dbget [dbget top.insts.pstatus unplaced -p].area

查下所有异步FIFO的cell的名字:

dbget [dbget top.insts.pstatus unplaced -p].name

那么怎么抓出异步路径来观察版图走线呢?如何让report_timing呢?更多内容参见知识星球和SoC训练营。

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原文标题:训练营:7天完成SoC的PR设计

文章出处:【微信号:全栈芯片工程师,微信公众号:全栈芯片工程师】欢迎添加关注!文章转载请注明出处。

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