浅谈Verilog中casex语句
代码如下，大家看到这个代码有什么体会？综合会有什么Warning？
综合会有告警如下：
注意：casez与casex都不可综合，多用于仿真。
casex、 casez 语句是 case 语句的变形。
在casex中，casex允许"x"、"z"和"?"值在比较时被当做不关心的值。
在casez中，casez允许"z"和"?"对应的bit在比较时会被忽略，x不会被忽略。
casex 用"x" 来表示无关值
casez 用"?" 来表示无关值
两者的实现的功能是完全一致的，语法与 case 语句也完全一致。
在case item中，0、1、z、x都是要比较的，不会忽略。
但是我们可以使用casez忽略某些bit位。在使用casez时，最好使用?表示比较时要忽略的对应比特。
case语句当条件互斥时是没有优先级，但是条件选项不要求互斥。虽然这些条件选项是并发比较的，但执行效果是谁在前且条件为真谁被执行，详细内容分享在知识星球。
审核编辑：汤梓红
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原文标题：Verilog中有casex？ 注意，综合会告警！
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