高端性能封装技术的某些特点与挑战

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马力 项敏 石磊 郑子企

（通富微电子股份有限公司）

摘要：

高性能计算、人工智能等应用推动芯片的技术节点不断向前迈进，导致设计、制造的难度和成本问题凸显，针对这一问题，Chiplet 技术应运而生。Chiplet 技术是将复杂的系统级芯片按 IP 功能切分成能够复用的“小芯片 （ 芯粒 ） ”，然后将执行存储和处理等功能的小芯片以超高密度扇出型封装、2.5D 和 3D 高端性能封装进行重新组装，以实现高性能计算对高带宽、高性能的要求。介绍了上述封装的多样化形式和通信协议，分析其重要的电连接结构与工艺难点，及其在可靠性方面的一些问题。

1 引言

高性能计算、人工智能、5G 通信、数据中心和云计算的快速发展使芯片的技术节点不断向前推进，单颗芯片上集成的晶体管数目已超过百亿级。与此同时，将更多功能集成在单颗芯片的难度不断增大，设计与制造的成本不断上升。与 90 nm 技术节点相比，3 nm技术节点的投资成本增加了 35~40 倍，仅英特尔（Intel）、台积电（TSMC）和三星（Samsung）3 家头部企业参与其中。5 nm 技术节点的设计成本超过 5 亿美金，约是 28 nm 的 10 倍 [1] 。为解决上述问题，出现了Chiplet 概念。

Chiplet 作为一种设计概念，指将单颗集成复杂功能的片上系统级芯片（SoC）离散成多颗特定功能的小芯片（Chiplet，又称“芯粒”），再采用封装技术将其整合在一起，构成多功能的异构系统级封装（SiP），以持续提高器件算力，缩短产品开发周期，提升产品良率，降低整体成本 [2] 。近年来，受限于高端设备和材料的能力等，以 Chiplet 方式将处理芯片与存储芯片封装集成的技术越来越重要。目前，TSMC、Intel、Samsung 等均已发布相关产品，通过高密度（≥16 /mm 2 ）和窄节距（≤130 μm）的输入 / 输出接口（I/O）为处理芯片与存储芯片提供定制化的封装，以应对高性能计算、人工智能、数据处理等前沿行业的要求 [3-5] 。市场研究公司 Yole 根据产品的终端应用特点，将为追求最优计算性能而采用的先进封装平台技术归类为高端性能封装，高端性能封装主要包括超高密度扇出型封装（UHD FO）、嵌入硅桥技术、2.5D 硅转接板技术、3D 存储堆叠和混合键合技术 [6] 。2021—2026年，全球封装市场总额预计将达到 960 亿美元，复合年增长率保持在 3.8% [7] 。同时，先进封装的营收将超过传统封装。而以 FO、2.5D 和3D 封装为代表的高端性能封装，在人工智能、5G 通信和高性能计算等产业的推动下，其复合年增长率将超过 10%，呈现高速增长的态势。

本文介绍了高端性能封装的主要技术形式，剖析了其结构的特点，分析了其在设计、工艺和可靠性测试方面所面临的挑战。

2 高端性能封装的结构

高端性能封装主要以追求最优化计算性能为目的，其结构主要以 UHD FO、2.5D 和 3D 先进封装为主。在上述封装结构中，决定封装形式的主要因素为价格、封装密度和性能等。

由 TSMC 在先进封装上的主要业务可知，推动高端性能封装的主要项目为高性能计算与高带宽存储，其代表结构为基于硅转接板的芯片在晶圆基板上的封装（CoWoS@-S），是一种典型的 2.5D 封装结构 [8] 。该结构将处理芯片和存储芯片平铺在硅转接板上，采用线宽 / 线间距为 0.4 μm /0.4 μm 的金属布线将其互连。TSMC 突破光罩对硅转接板面积的限制，结合集成芯片的数量，制定了其在 2.5D 封装上的发展路线。Intel 和 Samsung 在 2.5D 封装上，也具有类似的封装结构 [9] 。对于 2.5D 封装而言，硅转接板可提供亚微米级高密度布线，能够显著提升多芯片的组装密度。随着高带宽存储芯片的数据传输效率逐步提升，采用2.5D 封装连接存储芯片和处理器芯片将成为主流的选择。然而，硅转接板采用前道晶圆制造的设备和工艺，制作成本相对昂贵。为此，一些企业在 FO 封装的基础上进一步深耕，开发出多样化的结构，以满足一些稍低端产品的需求。

FO 通过晶圆重构技术，将多颗相同或不同的芯片灵活组合起来，以实现多芯片集成的目的。在此基础上，FO 采用高密度布线有机层、硅桥和高速基板等来提升器件的性能，衍生出了 2D、2.1D、2.2D 和 2.3D封装结构 [10-11] ，以实现超高密度 I/O 的连接。由于 FO主要采用高分子材料来制造芯片间的微米级布线，其自身的线宽 / 间距的尺寸极限也相对明显。为进一步缩小 FO 封装的布线尺寸，新的设备与材料有待开发，同时，封装成本也将大大提高。因此，FO 封装主要应用在性能相对较低的存储器与处理器芯片上。

在高端性能封装中，处理芯片和存储芯片对高带宽、低延迟有严格的要求，3D 封装是最理想的方案。目前，常见的 3D 封装结构为存储芯片间垂直互连以及存储芯片与逻辑芯片间的连接。在上述结构中，除采用微凸点的芯片堆叠（C2C）和晶圆上芯片（C2W）工艺外，基于硅通孔和混合键合（HB）的无凸点工艺实现了异构异质芯片间的最短距离互连，将器件性能提至最优，其投资成本也最高 [12-13] 。预计在 2023 年，TSMC 采用 HB 的集成芯片系统封装（SoIC）将率先实现量产。

随着高端性能封装技术的发展，不同维度封装结构间的界限将变得模糊，将其集合成一个系统的SiP会变得普遍，图 1 为集成多维度封装的 SiP 结构示意图。例如 Intel 的最新产品 Ponte Vecchio 集成了嵌入式多芯片互连桥接技术（EMIB）和逻辑晶圆 3D 堆叠技术（Foveros）；TSMC 的 SoIC 也可与CoWoS 和集成扇出型叠层封装（InFO-PoP）相结合并共同使用。上述结构可以实现器件对性能的极致追求，同时，多颗处理芯片的集成也为器件的热耗散带来巨大挑战。

3 高端性能封装的通信协议与设计

在高端性能封装结构中，多颗特定功能的芯片（Die）被集成在单个系统之中，上述芯片的连接已成为迫切需要解决的问题。Intel 公司开发了一种开放性的通用小芯片互连技术（UCIe），为异构的小芯片间提供了高带宽、低延迟、高电源效率和高性价比的封装连接 [15] 。该标准结合外围元器件互连总线标准（PCIe）、计算链接协议（CXL）和软件基础设施来确保互操作性，使得设计者能够对不同来源的芯片进行封装，UCIe 的分层与封装形式如图 2 所示。

UCIe 技术标准提供了协议层、适配器和物理层。芯片与芯片间的适配器为 Chiplet 提供链路状态管理和参数协商。物理层提供电信号、时钟、链路训练、边带、电路架构和封装互连通道等。上述技术适用于标准的 2D 封装和先进的 2.5D 封装。在先进的高端性能封装中，处理芯片对信道宽度最为敏感，其与存储芯片的数据发射与接收端沿芯片的边缘放置，双向的导线长度也保持一致，这样不仅简化了电路设计，还大大降低了信道带宽的损耗。随着处理芯片对带宽要求的进一步提升，存储芯片的 3D 封装得到发展，与之相应的 UCIe 标准还需不断升级，扩展到 3D 封装互连。

在国内，中国计算机互连技术联盟联合数+家企业和科研院所制定了应用计算机系统芯片内、芯片间、系统间互连技术的协议规范和标准，即《小芯片接口总线技术要求》[16] 。该标准描述了处理芯片、人工智能芯片、网络处理器和网络交换芯片等应用场景的小芯片接口总线技术要求，通过对链路层、适配层、物理层进行详细定义，实现小芯片之间的互连互通。上述标准于 2022 年 12 月发布，为Chiplet 的芯片设计和封装打下了基础，其在高端性能封装中的应用尚未有报道。

4 高端性能封装的电连接结构与工艺

传统的通信协议可用于规定芯片封装的 I/O 设置，其中，最常用的是 PCIe。芯片间的带宽速率每 4 年增加 1 倍，迫使芯片需要更多的 I/O，与之相应的封装互连结构需要逐年缩小。在高端性能封装中，芯片的I/O 数目随着芯片技术节点的推进不断增多，与之相应的连接结构主要为凸点、高密度布线和中介层。

4.1 高端性能封装的凸点结构

I/O 密度与凸点节距、结构的关系如图3 所示，传统的可控塌陷芯片连接焊球已无法满足高端性能封装对高密度 I/O 的要求，取而代之的是节距小于 100μm的微凸点。目前，常用的微凸点连接结构有铜-锡-铜、镍-锡-镍、铜-锡-镍、铜-镍-锡-镍-铜和铜-铜 [17] 。在热压键合工艺中，微凸点的最小节距甚至可以缩小至10 μm，混合键合工艺又使凸点节距小于 10 μm [18] 。除晶圆间的混合键合外，C2C 和 C2W 混合键合技术在近年来受到青睐。除可获得最优的电性能外，该技术可选择已知合格芯片进行贴片，以提升整体良率，降低制造成本。由于 C2C 和 C2W 混合技术涉及晶圆切割，如何保护化学机械抛光后的芯片表面免受污染、同时提升键合界面的强度问题仍需解决。已有的报道在切割过程中采用光刻胶遮住芯片表面，再采用等离子体进行后处理，产品的封装良率尚无法满足工业批量生产的要求，上述问题有待更多的研究 [19] 。

4.2 高端性能封装的高密度布线

在高密度布线方面，2.5D 与 3D 封装可以与前道晶圆制造共用已成熟的制程，其线宽 / 间距在微米级以下，达到最高的布线密度。以 FO 为基础的 2D、2.1D、2.2D 和 2.3D 封装更接近封测企业的制程。FO将芯片埋入模塑料中以重构晶圆，大量的模塑料不仅不利于器件的散热，还与芯片间存在热失配的问题，导致晶圆发生严重的翘曲，同时，包裹金属布线的高分子介电层又加剧了上述现象，给工艺带来了较大挑战 [20] 。除晶圆翘曲外，模塑料在成形过程中收缩，带动芯片偏离设定位置，造成曝光偏移，不利于高密度布线的制作，需要新的设备投入 [21] 。作为 FO 封装的重要连接结构，高密度布线在工艺上亦存在较高难度。特别在多层布线的制作过程中，底层布线的拱起妨碍上层光刻胶的曝光和刻蚀，造成布线缺陷。金属布线在电镀后的种子层过刻蚀亦会造成其与介电层的剥离 [22] 。目前，在 FO 封装结构中，4 层布线宽度 / 间距为 5 μm/5 μm 的产品已进入量产阶段，同时，布线宽度 / 间距的尺寸极限为 1 μm /1 μm，层数最多为 6 层，难以满足更高 I/O 密度的芯片间连接 [23] 。据报道，有学者采用聚酰亚胺的大马士革工艺来制作亚微米布线，提升介电层层数，上述研究尚未在量产中广泛应用 [24] 。

4.3 高端性能封装的中介层

在高端性能封装中，中介层作为重要的连接结构，可大幅提高芯片的集成度。目前，中介层按材料成分分为有机中介层与无机中介层。其中，有机中介层主要采用高分子材料制作高密度布线，将其置于芯片与基板之间，作为 2.5D 硅转接板的一种廉价的替代方案，同时降低了在基板上制造细线宽 / 窄间距布线的难度，如 Samsung 开发出的制板级封装转接板和TSMC 基于 FO 的集成基板 [25-26] 。

无机中介层包括硅桥、硅转接板和玻璃转接板。在高带宽存储芯片和处理芯片间，存在局部的高密度连接。Intel 根据上述结构特点，开发出硅桥结构，将其埋入基板，仅连接高密度 I/O 部分，其余的布线连接由基板完成 [27] 。部分企业则将硅桥与 FO 封装相结合，开发出新的封装结构。据日月光的报道，与布线宽度 / 间距为 0.8μm /0.8 μm 的 2.5D 封装相比，采用布线线宽/间距为 2 μm /2 μm 的嵌入硅桥的扇出型基板上芯片封装（FOCoS-B）表现出更优的电性能 [23] 。在 2.5D 封装中，硅转接板为芯片平面互连提供了媒介。台积电CoWoS@-S 封装路线如图 4 所示，按照 TSMC 推出的存储芯片与逻辑芯片的组合方式，2023 年硅转接板的平面面积将达到 2011 年转接板面积的 4 倍，如何将大尺寸的转接板贴在基板之上而无贴片偏移和虚焊等问题尚待解决 [28] 。另外，硅作为一种半导体材料，不利于信号的传输与完整性保持。TSMC 通过在硅转接板上制作电容以弥补上述不足，但金属布线形成的电容容量有限，无法满足广泛的应用需求 [8] 。近年来，有学者提出采用绝缘材料如玻璃替换硅，而在玻璃转接板上制作多层亚微米级布线并提高集成度仍需要进一步探索 [29-30] 。

5 高端性能封装的可靠性

在高端性能封装中，产品常常采用叠层结构，且存在大量用于信号连接的微结构，这使得封装体具有多材料、多界面和尺寸跨度大等特点，其在热、力和电学方面均存在较大的挑战。

5.1 高端性能封装中的热失配问题

在高端性能封装中，芯片主材硅、金属和高分子材料间的热失配问题普遍存在，由此导致封装结构在边角处出现焊球疲劳、模塑料开裂和底填料界面分层等现象，2.5D 封装结构的失效现象如图 5 所示 [31-32] 。在上述问题中，FO 封装在降低焊球热疲劳方面具有优势，大量的模塑料使得结构的热膨胀系数增大至接近基板的水平，两者在热胀冷缩过程中保持协调变形，焊球的应力降低，使得结构在可靠性测试时表现良好 [33] 。同时，模塑料的比重小，降低了焊球在振动与跌落过程中的惯性，有助于封装结构在上述测试时保持完整。相比于 FO 封装，2.5D 和 3D 封装的叠层结构自身比重大，不仅不利于散热，而且其与基板间协调变形的难度增加了，不断增大的 2.5D 硅转接板尺寸加剧了该现象。此外，采用模塑料对 FO、2.5D 和 3D 封装产品进行外保护，硅芯片与模塑料间会由于热失配导致模塑料开裂，事先使用有限元工具对模塑料的材料进行选择是一种合适的解决方案。

5.2 微结构的热电迁移

随着封装尺寸的不断缩小，微凸点和高密度布线作为高端性能封装的重要电连接结构，其热电迁移问题日益突出。在高性能产品的 2.5D 和 3D 封装中，微凸点的直径（10~20 μm）比传统的焊球缩小一个数量级。在 0.05 A 的小电流条件下，通过结构横截面的电流密度约为 10 4 A/cm 2 ，接近锡层电迁移发生的阈值。此外，在产品服役过程中，结构中的锡、银将完全转化为金属间化合物，造成体积收缩和柯肯达尔孔洞，加速结构的失效，电迁移试验的微凸点截面的 SEM 图片如图 6 所示[34-35] 。

与微凸点的热电迁移相似，处理芯片与高带宽存储芯片间的高密度布线亦存在上述问题，且处理芯片工作时温度高达 100 ℃，其与存储芯片间的温度梯度加速了上述现象的发生。在 FO 封装中，金属铜布线被包裹在高分子钝化层中，使得其表面发生氧化、生成氧化铜，铜布线的氧化失效如图 7 所示 [36] 。在铜氧化的过程中，铜不断向表面迁移，使得铜与氧化铜界面处存在大量孔洞。在高温和大电流的作用下，上述氧化现象更加明显，形成的大量孔洞严重影响布线强度与信号传输。一些研究采用非有机材料在铜表面形成保护层，将铜与高分子材料隔离，防止其氧化，由此导致的新工艺增加了额外的制造成本。

5.3 封装体的散热问题

为追求最优的计算性能，处理芯片的技术节点不断向前推进，集成的晶体管数量激增，与此同时，封装的集成度进一步提高，要求封装体能够为处理芯片提供热流密度高达 1 000 W/cm 2 的热量耗散能力 [37] 。在高端性能封装中，UHD FO、2.5D 和 3D 封装最终与基板贴合 ，一 般 的 组 装 方 式 为 倒 装 芯 片 球 栅 阵 列（FCBGA）。该封装的主要散热途径为背部热沉，一些学者通过优化其设计，采用水冷、气液 2 相、风冷等方式进行散热，优化结构的最大热耗散功率（Q max ）与有效传热系数（h eff ）间的关系，以满足不同产品的应用需求，热量耗散的主要途径如图 8 所示 [38-40] 。

在 FCBGA 结构中，影响散热的另一重要因素为热界面材料的选择。相比于传统的硅质材料，低熔点的金属材料更受到青睐，如铟、铟-银、锡和液态金属，上述材料具有较大的导热系数，能够及时传递处理芯片工作时的热量[41-42] 。然而，基板焊球的回流焊会使这些低熔点的材料再熔化，由此导致的孔洞与外溢问题尚待有效解决。为进一步满足散热的需求，更加优质的热界面材料有待开发，如石墨 [43] 。除上述热沉和热界面材料的选择外，有研究者也通过优化逻辑芯片与存储芯片的叠层方式、FCBGA 的空腔大小等方式获得部分热性能的改进 [44] 。

6 结束语

高性能计算、人工智能、云计算、数据中心和 5G通信等领域的快速发展推动芯片技术向高性能、高带宽的方向发展，由此导致单颗 SoC 的技术节点不断向前推进，集成功能愈发复杂，制造成本不断攀升。一些厂商将 SoC的存储单元与处理单元分离出来，再经由UHD FO、2.5D 和 3D 封装方式进行重新组合，以实现最优的计算性能。高端性能封装能够较好地满足处理芯片日益增长的 I/O 密度、散热能力等的要求，有望得到更多的关注和研究。

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微电子领域中陶瓷劈刀研究与应用进展

摘要

综述了陶瓷劈刀的研究与应用进展，主要包括陶瓷劈刀的成分、结构、工作过程、质量缺陷、应用领域,特别是在微电子领域中的应用，重点评述了当前陶瓷劈刀在制造新工艺和运用方面存在的主要问题，指出寻找制造陶瓷劈刀的新材料和改进陶瓷劈刀的成型工艺是目前陶瓷劈刀的研究重点，并提出了陶瓷劈刀今后的发展方向。

引言

陶瓷劈刀是一种具有垂直方向孔的轴对称的陶瓷工具，属于精密微结构陶瓷部件。陶瓷劈刀是微电子加工领域引线键合过程中使用的焊线工具，在封装技术中发挥了极其重要的作用。陶瓷劈刀具有硬度极高、绝缘、耐腐蚀、耐高温、表面光洁度高、尺寸精度高、使用寿命长等特点。陶瓷劈刀的运用使现代微电子行业向大规模集成化、微型化、高效率、高可靠性等方向发展。

陶瓷劈刀作为键合机的一种焊接针头，适用于可控硅、声表面波、ＬＥＤ、二极管、三极管、ＩＣ芯片等线路的键合封装。将焊盘和引脚通过穿过陶瓷劈刀的铜线、金线等导电线材形成很好的电子互连，从而阻止外界中的杂质对芯片等造成腐蚀。陶瓷劈刀的使用能够影响芯片的质量和生产的稳定性，因此在微电子领域中对于陶瓷劈刀的选择是非常重要的。

除了球形键合过程中使用的毛细管劈刀（Bonding Capillary）外，还有楔形键合中使用的楔形劈刀（Wedge）。两种陶瓷劈刀有原则性的区别（见表１）。

目前，陶瓷劈刀主要依靠进口。世界上比较著名的陶瓷劈刀生产企业有ＳＰＴ公司、ＧＡＩＳＥＲ公司、ＤＹＴ公司、ＰＥＣＯ公司、ＴＯＴＯ公司等。根据千讯（北京）信息咨询有限公司所做的中国陶瓷劈刀市场趋势研究报告，２００７－２０１１年中国陶瓷劈刀产品产值及增速都呈现出一定的上升趋势，中国微电子行业的蓬勃发展，对于陶瓷劈刀的使用量也日渐上升（见图１）。

为了促进陶瓷劈刀在微电子领域更高效的利用，一大批的研究者对陶瓷劈刀的成分、结构、运动历程、振动特性等方面进行了深入的探索，为进一步研究陶瓷劈刀提供了有价值的参考。

１.陶瓷劈刀的成分

陶瓷劈刀的主要制造材料是氧化铝，高密度细颗粒的氧化铝陶瓷具有很强的耐磨损和抗氧化能力，并且易于清洁，添加其它成分后在气氛炉中烧至1600℃以上，再经过精加工后形成用于微电子领域中的高寿命耗材。

标准纯氧化铝陶瓷劈刀中Ａｌ２Ｏ３含量达到９９．９％，密度为３．８ｇ／ｃｍ３。氧化铝具有多种晶型结构，最为常见的是α－Ａｌ２Ｏ３、β－Ａｌ２Ｏ３和γ－Ａｌ２Ｏ３三种。但是β－Ａｌ２Ｏ３和γ－Ａｌ２Ｏ３以及其他的晶型结构是不完整的，在高温下不稳定，最后都转变成α－Ａｌ２Ｏ３。α－Ａｌ２Ｏ３是Ａｌ２Ｏ３的高温晶型，结构最紧密，活性低，化学稳定性好，强度硬度较大，具有良好的力学性能。

与传统的陶瓷劈刀相比，现有陶瓷劈刀在原来氧化铝的基础上添加了诸如氧化锆、氧化铬等，使陶瓷劈刀的分子结构更加紧凑，硬度更高，更耐磨损，寿命延长。锆掺杂陶瓷劈刀的主要成分是氧化锆增强氧化铝（Ｚｉｒｃｏｎｉａｔｏｕｇｈｅｎｅｄａｌｕ－ｍｉｎａ，ＺＴＡ），其微观结构均匀而致密，密度提高到４．３ｇ／ｃｍ３。四方相氧化锆的含量和均匀致密的微观结构促使锆掺杂的陶瓷劈刀具有非常优异的力学性能，减少焊线过程中陶瓷劈刀尖端的磨损和更换的次数。

铬掺杂的陶瓷劈刀颜色呈现出红色，红色来源于铬，主要为Ｃｒ２Ｏ３，含量一般为０．５％～２．０％（质量分数），属于三方晶系、复三方偏方面体晶类，密度提高到３．９９～４．００ｇ／ｃｍ３，晶体形态多呈现出板状、短柱状，集合体多呈现出粒状或致密块状，依据Ｃｒ２Ｏ３含量的不同具有透明或者半透明的性质，具有亮玻璃光泽，Ｃｒ２Ｏ３的掺入会使陶瓷劈刀的密度增大、晶粒尺寸变小、脆性减小，从而赋予陶瓷劈刀出色的抗压、抗弯、抗锤击等性能，除此之外，还会影响陶瓷劈刀的硬度、弹性模量和断裂韧性等性能参数。

２.陶瓷劈刀的结构

陶瓷劈刀的结构十分精密复杂除了金线直径ＷＤ（Ｗｉｒｅｄｉａｍｅｔｅｒ）、金球、键合力和超声振幅外，陶瓷劈刀的关键尺寸也会影响引线键合的效果。如图２所示，这些关键尺寸包括尖端直径（Ｔｉｐｄｉａｍｅｔｅｒ，Ｔ）、内孔径（Ｈｏｌｅｓｉｚｅ，Ｈ）、内切角直径（Ｃｈａｍｆｅｒｄｉａｍｅｔｅｒ，ＣＤ）、内切斜面角度（Ｉｎｎｅｒｃｈａｍｆｅｒ，ＩＣ）、锥芯角度（Ｃｈａｍｆｅｒａｎｇｌｅ，ＣＡ）、外倒圆半径（Ｏｕｔｅｒｒａｄｉｕｓ，ＯＲ）、工作面角度（Ｆａｃｅａｎｇｌｅ，ＦＡ）等。

２．１尖端直径

尖端直径的大小决定于焊垫间距（Ｂｏｎｄｐａｄｐｉｔｃｈ，Ｂ．Ｐ．Ｐ），如图３所示，尖端直径过大会使陶瓷劈刀碰到相邻的金线，同时，尖端直径越大，键合拉力测试值也越大，金线与焊区之间的金属因塑性形变而形成的接触面积越大，即第二焊点的长度就越大，相应键合强度也越高，有效提高了键合点的可靠性。反之，第二焊点容易脱落失效（见图４）。因此，尖端直径是形成第二焊点和影响其键合强度的主要因素之一。

２．２内孔径

陶瓷劈刀内孔径选择不正确通常会导致线损伤甚至断线的情况，通过多种经验得知，选择的陶瓷劈刀内孔径是所选的金线直径的1.4倍为最佳，对于超细间距引线键合，陶瓷劈刀内孔径是金线直径的1.3倍，这样既可以保证金线在陶瓷劈刀内通畅流动，又可以有效地防止第一点颈部的断裂与损伤（见图５）。

２．３内切角直径

内切角直径的大小决定了第一键合点的形成，若内切角直径过小，会使第一键合点的金球形变成扁圆形，金球直径（Ｍａｓｈｅｄｂａｌｌｄｉａｍｅｔｅｒ，ＭＢＤ）变大，会碰到相邻焊点，影响电气性能，若内切角直径过大，会使第一键合点形变后的金球高度过大，占用更大空间，同样不利于芯片的封装。通常内切角直径的选择遵循以下公式：ＣＤ＝ＭＢＤ／１．２。

２．４内切斜面角度

内切斜面角对球键合的形状和产生的强度起主要作用。首先内切斜面角能在键合前使金球固定在陶瓷劈刀中间（见图６），如果内切斜面角太小，键合时通常形成一个偏球，若内切斜面角太大，形成的金球不能与电极充分连接，造成虚焊。其次是内切斜面角度的不同对焊球的影响，试验证明内切斜面角度为１２０°适合于焊键合性能差的表面，而内切斜面角度为９０°则适合于焊键合性能好的表面。ＧｏｈＫＳ等通过研究发现锥芯角度、内切斜面角度和内切角直径对形变金球的形成具有显著的影响。具有小锥芯角度和大内切斜面角度的陶瓷劈刀会使金球直径减小１２％（见图７）。这对根据不同的封装要求选择合适的陶瓷劈刀具有重要的意义。

２．５外倒圆半径

外倒圆半径是影响第二焊点形状及相应键合强度的另一主要因素。金线的横断面变化是从外倒圆处开始的图８为不恰当的外倒圆半径对第二焊点的影响，如果外倒圆半径过大，会使焊点长度过小，造成焊点不牢靠，如果外倒圆半径过小，则会使焊点长度过大，和相邻的焊点互连，使封装失效。

研究还发现，陶瓷劈刀除了固有的结构会影响键合的质量，对陶瓷劈刀进行改良将能克服键合中的一些缺陷。李明芬等针对传统陶瓷劈刀与金线的摩擦力较小，金线与芯片或引脚结合不牢靠，容易发生封装质量异常的缺点，对现有技术中的陶瓷劈刀进行革新，设计了一种陶瓷劈刀结构（见图９），在陶瓷劈刀嘴上开设有焊线槽，焊线槽内设置有凸起，在焊线的过程中陶瓷劈刀能够牢牢抓住金线，解决微电子封装中金线与芯片或者引脚结合不牢的问题，提高了焊线的稳定性。

３.陶瓷劈刀的工作过程

键合是微电子领域中的关键工艺之一，引线键合（Ｗｉｒｅｂｏｎｄｉｎｇ）是一种固相键合技术，指的是金线未达到宏观的熔融状态，而是在外界能量的作用下，通过金属的塑性变形和界面的切向移动使界面污染层分散开，并使金属之间形成具有一定强度的渗透区域而结合在一起。引线键合是目前微电子领域中主流的芯片互连技术，占封装领域的

９０％以上。引线键合的质量好坏将直接影响到电路的稳定性和可靠性。

陶瓷劈刀、键合机和金线是影响引线键合质量的关键因素。整个引线键合过程包括打火烧球、焊接第一点、拉线弧、焊接第二点等步骤。陶瓷劈刀在引线键合中的工况如下［１６，３１］：当穿过陶瓷劈刀内孔的金线在尾部形成金球时，陶瓷劈刀向下运动，同时自动打开线夹，在特定键合点处形成一球形键合点；然后陶瓷劈刀向上运动至弧高，再次移动并且降低到第二键合点处，产生线弧。这时自动关闭线夹陶瓷劈刀在第二键合点对金线产生压力，将金线压断，从而形成一尾键合点；最后再自动打开线夹，陶瓷劈刀上升，上升过程中进出尾线，至初始高度停止，同时自动关闭线夹，击球杆放电，把尾线烧成金球，从而完成一根金线的键合过程（见图10）。

然而，陶瓷劈刀对于微电子封装效果更取决于每一步焊线的质量，除了形变金球（第一焊点）的形成外，还受到线弧的影响。为了使线弧达到特定的高度和形状，既不能太高，防止接触芯片外壳，也不能太低，影响电气性能的发挥，陶瓷劈刀的行程应遵循弧度规律，形成线弧。

４.陶瓷劈刀的研究现状

为了提高键合强度，促进陶瓷劈刀更有效率地应用于引线键合中，国内外的科研工作者们从许多方面对陶瓷劈刀进行了大量的研究，并且取得了显著的成果。

４．１陶瓷劈刀的制造技术

为了提高陶瓷劈刀的强度、硬度等力学性能，对陶瓷劈刀进行改性掺杂已成为研究热点，通过添加目标掺杂剂、塑胶粒子以及α粒子，采用新的工艺经过高温烧结烧制，改变陶瓷劈刀原有的分子结构，会使其更加致密，从而提高封装生产效率。

ＫｉｍＩＪ等研究了改性掺杂对陶瓷劈刀的影响，他们分别以粒径为０．６５～０．７０μｍ的氧化铝、０．１～０．３μｍ的钇稳定四方氧化锆和０．２～０．８μｍ的氧化铬为初始原料，控制钇稳定四方氧化锆掺杂量为１０％～２０％（质量分数），氧化铬掺杂量为０．５％～２．０％（质量分数），经过４８ｈ的球磨保证原料的充分混合，再通过陶瓷的注射工艺成型，于１１００～１５６０℃烧结２ｈ，以氩气为传压介质在１０５ｋＰａ的高压、１４００℃条件下热等静压处理一定时间，控制其微观结构获得了密集而且极细颗粒的陶瓷劈刀。以扫描电镜－Ｘ射线能谱、图像分析仪、Ｘ射线衍射、膨胀计等对样品进行了表征，实验结果表明，由于细粒度、均匀的微观结构和热处理使得陶瓷劈刀的室温强度、硬度、杨氏模量、热膨胀系数、韧性和表面强度都达到良好的水平，而这些参数可能与微观晶粒尺寸、烧结条件和热等静压处理有关。

ＺｈｏｎｇＺＷ等对比了掺杂改性过后的陶瓷劈刀和标准陶瓷劈刀的力学性能，研究发现添加氧化锆的陶瓷劈刀比标准的氧化铝陶瓷劈刀具有更高的韧性，能够抵抗劈刀尖端在使用过程中的破损，不同氧化锆含量对于氧化铝陶瓷劈刀性能具有不同的影响，结果表明氧化锆添加量达到某一特定值的陶瓷劈刀是最适合在超细间距引线键合中使用的陶瓷劈刀。

４．２陶瓷劈刀的使用

正确选取、使用陶瓷劈刀不仅对提高引线键合效率和效果有极大的促进作用，而且也能够延长陶瓷劈刀的使用寿命。针对陶瓷劈刀不同的使用要求，借助于不同的测试设备对陶瓷劈刀的结构、性能等进行测定是获得陶瓷劈刀性能的一条重要途径。于是，ＧｏｈＫＳ等利用激光干涉仪测定了陶瓷劈刀的超声振动位移，测量结果表明圆柱体和锥体转换半径小的陶瓷劈刀振幅比圆柱体和锥体转换半径大的陶瓷劈刀振幅高３７％。此次研究为了提高键合强度还优化了陶劈刀的内部结构参数，外倒圆半径较小、内切角直径较大和内切斜面角度较大的陶瓷劈刀能够增强熔合面之间金属的复合强度。

类似的，ＺｈｏｎｇＺＷ等还用激光干涉仪测量了陶瓷劈刀内超声振动的放大轮廓，研究发现，在球键合工艺参数设定相同的情况下，细颈陶瓷劈刀与传统陶瓷劈刀的超声传导具有较大的差异。ＢｕｒｇｅｒＪ等利用独立的原子力显微镜观察了陶瓷劈刀，研究发现键合引线与焊盘之间的纳米结构和微观均匀性对于引线键合中陶瓷劈刀性能的发挥具有决定作用，论证了陶瓷劈刀的纳米表征对于控制引线键合质量的重要性。

另外，周红军等利用视频图像序列，获得陶瓷劈刀的运动轨迹，将陶瓷劈刀的运动分解为切向运动和法向运动，通过视频得到的图像序列发现，在陶瓷劈刀的反向段运动中，陶瓷劈刀切向运动速度先增大后减小，方向不变，对应的引线旋转角一直增加，角加速度也先增大后减小；法向运动方向发生改变，由开始指向第一焊点反向变为背离第一焊点，引线弯曲度明显变小，引线被拉直，长度也随之增加。该方法为进一步研究陶瓷劈刀与引线位移、微应力等动态特性提供了有价值的参考。

此外，超声波技术被广泛应用于引线键合中，确保最大超声振动位移发生在陶瓷劈刀尖端或附近有利于其最佳性能的发挥。有研究者还研究了超声引线键合系统中劈刀的动态特和摩擦行为，运用有限单元法建立了劈刀的动态接触模型，初步掌握了微电子超声键合系统键合机理。姚钢等紧随其后，又研究超声引线键合过程中不同劈刀安装长度对引线键合质量形成的影响，同时还对引线键合过程中换能系统电流、电压以及功率进行了分析，发现不同的劈刀安装长度会导致引线键合质量、电流以及功率有较为明显的变化。实验分析得到，劈刀安装长度在９～１９ｍｍ变化时，电流、功率逐渐减小后不断回升；功率加载较高的安装长度对应的键合强度高，功率加载低的安装长度对应的键合强度低（见图11）。

４．３陶瓷劈刀的质量缺陷

一方面，除了结构的关键尺寸外，陶瓷劈刀本身的好坏也会影响微电子封装的质量，一些断线以及翘线等都是由异形陶瓷劈刀造成的，一般异形陶瓷劈刀主要有3个方面的特征：（1）陶瓷劈刀尖端周围有划伤或凹坑；（2）陶瓷劈刀尖端内孔或者周围存在异物；（3）陶瓷劈刀 尖端内孔打歪。图12是笔者利用高倍显微镜观测到的异形陶瓷劈刀照片，在高倍显微镜下可以清楚地看清陶瓷劈刀尖端周围部分存在的异物。另外，随着引线键合的进行，即使是新的陶瓷劈刀也会因其不同程度的磨损对封装质量和键合稳定性产生影响。姚飞闪说明了磨损后的陶瓷劈刀会对球键合中第一焊点和第二焊点产生影响，外观不符合生产要求，与焊盘的接触也逐渐失去电子互连性能。斯芳虎又补充说明了异形陶瓷劈刀对LED封装中金线键合工艺质量具有较为明显的影响。还有一点值得提及，异形陶瓷劈刀和磨损后的陶瓷劈刀都会使其本身清洁度降低，使键合中的引线连接不可靠，对金线的拉伸强度变弱。

另一方面，如果生产陶瓷劈刀的原材料劣质，陶瓷劈刀内孔不够光滑，不能有效地控制陶瓷劈刀的弧形弧度。因此，在进行微电子封装之前，需要将陶瓷劈刀逐个放在高倍显微镜下观察确认质量好坏，避免异形陶瓷劈刀对封装效果的影响，提高生产效率。

４．４陶瓷劈刀的失效与清洗

当陶瓷劈刀不能满足引线键合的焊线要求时，称之为陶瓷劈刀的失效。造成失效的原因主要有以下几个方面：（1）陶瓷劈刀自身的质量缺陷；（2）陶瓷劈刀尖端在工作过程中逐渐被磨损；（3）陶瓷劈刀在多次的焊线过程中被残留的金属线残渣堵塞。图13（a）是笔者利用高倍显微镜观测到的尖端被金线堵塞的陶瓷劈刀，在经过焊线之后，尖端残金不均，会导致下压深度不一样，造成断线和翘线。

具有长寿命的陶瓷劈刀在附着残金等杂质之后，进行清洗往往可以降低生产成本，由于陶瓷劈刀本体成分氧化铝不与王水发生化学反应，传统的清洗方式为王水清洗，但是技术的进步发现这种清洗方式会造成陶瓷劈刀含大量络合物，影响焊接效果。图13（b）是笔者利用高倍显微镜观测到的清洗过后的陶瓷劈刀，采用最先进的无硝基技术处理，既环保、无污染，并且不会损伤陶瓷劈刀本体，一般可使陶瓷劈刀恢复接近新劈刀状态。Ｓｈｉｎｋａｗａ介绍了一种键合机台陶瓷劈刀清洗系统，采用无硝基常压等离子体自动清洗，可以使陶瓷劈刀的使用次数达到2~3次或者更多次，使用时间和强度大大降低，由陶瓷劈刀所引起的键合失效概率也降低，在键合过程中连接更加可靠，并且能够降低用户成本，完美解决了陶瓷劈刀残金污染问题。

５结语

陶瓷劈刀已经广泛应用于微电子领域中，在引线键合中的地位不可替代，至今仍是封装领域中重要的研究对象，其存在的主要问题有：（1）陶瓷劈刀仍处于国外垄断行业，国内没有成熟的制造陶瓷劈刀的厂家，主要依靠进口 ；（2）陶瓷劈刀在引线键合中的应用技术还有待进一步提高。因此，进一步提高陶瓷劈刀的运用技术和探索制造工艺是今后陶瓷劈刀的研究重点。

陶瓷劈刀的研究方向有以下几个方面：（1）寻找制造陶瓷劈刀的新材料，提高其性能；（2）改进成型工艺，严格控制烧结条件；（3）加入添加剂和烧结助剂。相信通过深入的研究，陶瓷劈刀在制造以及应用技术上都会有一番大好前景。

先进的芯片尺寸封装(CSP)技术

1 引言

所谓芯片尺寸封装就是CSP (Chip Size Package或Chip Scale Package)。JEDEC(美国EIA协会联合电子器件工程委员会)的JSTK一012标准规定，LSI芯片封装面积小于或等于LSI芯片面积的120%的产品称之为CSP。CSP技术的出现确保VLSI在高性能、高可靠性的前提下实现芯片的最小尺寸封装(接近裸芯片的尺寸)，而相对成本却更低，因此符合电子产品小型化的发展潮流，是极具市场竞争力的高密度封装形式。本文从CSP的特点、类别和制作上艺以及生产和研发等几个方面详细论述这种先进的封装技术，并对我国CSP技术的研发提出几点建议。

2 CSP的特点

CSP实际上是在BGA封装小型化过程中形成的，所以有人也将CSP称之为μBGA(微型球栅阵列，现在仅将它划为CSP的一种形式)，因此它自然地具有BGA封装技术的许多优点。

2．1 封装尺寸小

CSP是目前体积最小的VLSI封装之一。一般，CSP封装面积不到0．5 mm，而间距是QFP的1／10，BGA的1／3～l／10。

2．2 可容纳引脚的数最多

在各种相同尺寸的芯片封装中，CSP可容纳的引脚数最多，适宜进行多引脚数封装，甚至可以应用在I／0数超过2000的高性能芯片上。例如，引脚间距为0．5 mm，封装尺寸为40 mm×40 mm的QFP，引脚数最多为304根，若要增加引脚数，只能减小引脚间距，但在传统工艺条件下，OFP难以突破0．3 mm的技术极限；与CSP相提并论的是BGA封装，它的引脚数可达600～1000根，但值得重视的是，在引脚数相同的情况下，CSP的组装远比BGA容易。

2．3 电性能优良

CSP的内部布线长度(仅为0．8～1．O mm)比QFP或BGA的布线长度短得多，寄生引线电容、引线电阻及引线电感均很小，从而使信号传输延迟大为缩短。CSP的存取时间比QFP或BGA短1／5～1／6左右，同时CSP的抗噪能力强，开关噪声只有DIP(双列直插式封装)的1／2。这些主要电学性能指标已经接近裸芯片的水平，在时钟频率己超过双G的高速通信领域，LSI芯片的CSP将是十分理想的选择。

2．4 测试、筛选、老化操作容易实现

MCM技术是当今最高效、最先进的高密度封装之一，其技术核心是采用裸芯片安装，优点是无内部芯片封装延迟及大幅度提高了组件封装密度，因此未来市场令人乐观。但它的裸芯片测试、筛选、老化问题至今尚未解决，合格裸芯片的获得比较困难，导致成品率相当低，制造成本很高；而CSP则可进行全面老化、筛选、测试，并且操作、修整方便，能获得真正的KGD芯片，在目前情况下用CSP替代裸：芯片安装势在必行。

2．5 散热性能优良

CSP封装通过焊球与PCB连接，由于接触面积大，所以芯片在运行时所产生的热量可以很容易地传导到PCB上并散发出去；而传统的TSOP(薄型小外形封装)方式中，芯片是通过引脚焊在PCB上，焊点和PCB板的接触面积小，使芯片向PCB板散热相对困难。测试结果表明，通过传导方式的散热量可占到80％以上。同时，CSP芯片正面向下安装，可以从背面散热，且散热效果良好。例如松下电子开发的10 mm×10mm CSP的热阻为35℃／W，而TSOP、QFP的热阻则可达40℃／W。若通过散热片强制冷却，CSP的热阻可降低到4．2℃／W，而QFP的则为11．8℃／W。

2．6 封装内无需填料

大多数CSP封装中凸点和热塑性粘合剂的弹性很好，不会因晶片与基底热膨胀系数不同而造成应力，因此也就不必在底部填料，省去了填料时间和填料费用，这在传统的SMT封装中是不可能的。

2．7 制造工艺、设备的兼容性好

CSP与现有的SMT工艺和基础设备的兼容性好，而且它的引脚间距完全符合当前使用的SMT标准(0．5～1 mm)，无需对PCB进行专门设计，而且组装容易，因此完全可以利用现有的半导体工艺设备、组装技术组织生产。

3 CSP的分类

目前全球有50多家IC厂商生产各种结构的CSP产品。根据目前各厂商的开发情况，可将CSP封装分为下列主要类别：

(1)柔性基板封装CSP。柔性基板封装CSP是由日本的NEC公司利用TAB技术研制开发出来的一种窄间距的BGA，因此也可以称之为FPBGA。这类CSP封装的基本结构如图1所示，截面结构如图2所示。主要由IC芯片、载带(柔性体)、粘接层、凸点(铜／镍)等构成。载带是用聚酰亚胺和制箔组成。采用共晶焊料(63%Sn一37%Pb)作外部互连电极材料。

其主要特点是结构简单，可靠性高，安装方便，可利用传统的TAB(Tape Automated Bonding)焊接机进行焊接。

(2)刚性基板CSP。刚性基板CSP是由日本的Toshiba公司开发的一种陶瓷基板超薄型封装，因此又可称之为陶瓷基板薄形封装CSTP（Ceramic Substrate Thin Package)。其基本结构见图3。它主要由芯片、氧化铝(Al2O3)基板、铜(Au)凸点和树脂构成。通过倒装焊、树脂填充和打印3个步骤完成。它的封装效率(芯片与基板面积之比)可达到75％，是相同尺寸的TQFP的2．5倍。

(3)引线框架式CSP。引线框架式CSP是由日本的Fujitsu公司研制开发的一种芯片上引线的封装形式，因此也被称之为LOC(Lead On Chip)形CSP。通常情况下分为Tape-LOC型和MF- LOC型（Mul-ti-frame-LOC)两种形式，其基本结构如图4所示。

由图可知，这两种形式的LOC形CSP都是将LSI芯片安装在引线框架上，芯片面朝下，芯片下面的引线框架仍然作为外引脚暴露在封装结构的外面。因此，不需要制作工艺复杂的焊料凸点，可实现芯片与外部的互连，并且其内部布线很短，仅为0．1 mm左右。

(4)焊区阵列CSP。焊区阵列CSP是由日本的Panasonic公司研制开发的一种新型封装形式，也被称之为LGA(Land Grid Array)型CSP，主要由LSI芯片、陶瓷载体、填充用环氧树脂和导电粘结剂等组成。这种封装的制作工艺是先用金丝打球法在芯片的焊接区上形成Au凸点，然后在倒装焊时，在基板的焊区上印制导电胶，之后对事先做好的凸点加压，同时固化导电胶，这就完成了芯片与基板的连接。导电胶由Pd-Ag与特殊的环氧树脂组成，固化后保持一定弹性，因此，即使承受一定的应力，也不易受损。表1示出了其材料结构与一些基本参数。

(5)微小模塑型CSP。微小模塑型CSP是由日本三菱电机公司研制开发出来的一种新型封装形式。它主要由IC芯片、模塑的树脂和凸点等构成。芯片上的焊区通过在芯片上的金属布线与凸点实现互连，整个芯片浇铸在树脂上，只留下外部触点。这种结构可实现很高的引脚数，有利于提高芯片的电学性能、减少封装尺寸、提高可靠性，完全可以满足储存器、高频器件和逻辑器件的高I／O数需求。同时由于它无引线框架和焊丝等，体积特别小，提高了封装效率。基本结构如图5所示，凸点断面图形如图6所示。

微小模塑型CSP的制作工艺：首先在LSI芯片上制作连接焊区和外引脚的金属布线图形，制出Pb-Sn焊料浸润性良好的底层金属，制出聚酰亚胺缓冲层，在聚酰亚胺开口区域采用蒸发光刻方法形成Pb-Sn层；然后，将上述经过再布线的芯片到装焊在易于移植金凸点的框架上，使之于芯片焊区一一对应，加热加压，Pb-Sn熔化后就使框架上的金属凸点(一般为Cu)移植到芯片上；最后，模塑封装，脱模去除毛刺，形成外电极焊球。(6)圆片级CSP。圆片级CSP封装(Wafer一Level Package)由ChipScale公司开发的此类封装见图5。它是在圆片前道工序完成后，直接对圆片利用半导体工艺进行后续组件封装，利用划片槽构造周边互连，再切割分离成单个器件。WLP主要包括两项关键技术即再分布技术和凸焊点制作技术。它有以下特点：①相当于裸片大小的小型组件(在最后工序切割分片)；②以圆片为单位的加工成本(圆片成本率同步成本)；③加工精度高(由于圆片的平坦性、精度的稳定性)。圆片级CSP的局部结构示意图如图7所示。

与其他各类CSP相比，圆片级CSP只是在IC工艺线上增加了重布线和凸点制作两部分，并使用了两层BCB和PI作为介质和保护层，所使用的工艺仍是传统的金属淀积、光刻、蚀刻技术，最后也无需模塑或底部下填充其他材料。圆片级CSP从晶圆片开始到做出器件，整个工艺流程一起完成，并可利用现有的标准SMT设备，生产计划和生产的组织可以做到最优化；硅加工工艺和封装测试可以在硅片生产线上进行而不必把晶圆送到别的地方去进行封装测试；测试可以在切割CSP封装产品之前一次完成，因而节省了测试的开支。总之，WLP成为未来CSP的主流已是大势所驱。

除以上列举的几类封装结构外，还有许多符合CSP定义的封装结构形式这里就不再赘述。

4 开发CSP产品需要解决的技术问题

4．1 CSP产品的标准化问题

CSP是近几年才出现的一种集成电路的封装形式，目前已有上百种CSP产品，并且还在不断出现一些新的品种。尽管如此，CSP技术还是处于发展的初期阶段，因此还没有形成统一的标准。不同的厂家生产不同的CSP产品。一些公司在推出自己的产品时，也推出了自己的产品标准。这些都严重的制约了CSP研发及市场推广。目前，我国乃至全球CSP产品迫切需要在外型尺寸、电特性参数和引脚面积等方面标准化，有了统一的标准，设计人员不必进行个体设计，大大缩短产品推向市场的时间，节约了成本。

4．2 CSP产品的封装技术问题

在CSP中，集成电路芯片焊盘与封装基片焊盘的连接方式主要有3种：倒装片键合、TAB键合、引线键合，因此，开发CSP产品需要开发的封装技术就可以分为3类。

4．2．1 开发倒装片键合CSP产品需要开发的封装技术

(1)二次布线技术。二次布线，就是把IC的周边焊盘再分布成间距为200 um米左右的阵列焊盘。在对芯片焊盘进行再分布时，同时也形成了再分布焊盘的电镀通道。

(2)凸点形成(电镀金凸点或焊料凸点)技术。在再分布的芯片焊盘上形成凸点。

(3)倒装片键合技术。把带有凸点的芯片面朝下键合在基片上。

(4)包封技术。包封时，由于包封的材料厚度薄，空洞、裂纹的存在会更严重地影响电路的可靠性。因此，在包封时要减少甚至避免孔洞、裂纹的出现。另外，还要提高材料的抗水汽渗透能力。因此，在CSP产品的包封中，不仅要提高包封技术，还要使用性能更好的包封材料。

(5)焊球安装技术。在基片下面安装焊球。

4．2．2 开发引线键合CSP产品需要开发的封装技术

目前，有不少的CSP产品(40％左右)是使用引线键合技术来实现芯片焊盘和封装外壳引出焊盘间的连接的。开发引线键合CSP产品需要开发如下一些封装技术。

(a)短引线键合技术。在基片封装CSP中，封装基片比芯片尺寸稍大(大l mm左右)；在引线框架CSP中，引线框架的键合焊盘伸到了芯片上面，在键合时，键合线都很短，而且弧线很低。而在键合引线很短时，键合引线的弧线控制很困难。

(b)包封技术。在引线键合CSP的包封中，不仅要解决倒装片CSP包封中的有关技术问题，还要解决包封的冲丝问题。

(c)焊球安装技术。

4．2．3 开发TAB键合CSP产品需要开发的封装技术

(a)TAB键合技术；

(b)包封技术；

(c)焊球安装技术。

4．2．4 开发圆片级CSP产品需要开发的新技术

(a)二次布线技术；

(b)焊球制作技术；

(c)包封技术；

(d)圆片级测试和筛选技术；

(e)圆片划片技术。

4．3 与CSP产品相关的材料问题

4.3.1 CSP产品的封装基片

在CSP产品的封装中，需要使用高密度多层布线的柔性基片、层压树脂基片、陶瓷基片。这些基片的制造难度相当大。要生产这类基片，需要开发相关的技术。同时，为了保证CSP产品的长期可靠性，在选择材料或开发新材料时，还要考虑到这些材料的热膨胀系数应与硅片的相匹配。

4.3.2 包封材料

由于CSP产品的尺寸小，在产品中，包封材料在各处的厚度都小。为了避免在恶劣环境下失效，包封材料的气密性或与被包封的各种材料的黏附性必须良好；有好的抗潮气穿透能力，与硅片的热膨胀匹配；以及一些其它的相关性能。

4．4 CSP的价格问题

CSP产品的价格也是一个重要的问题。目前，CSP产品的价格都比较贵，是一般产品的1倍以上。为了降低价格，需要开发一些新工艺、新技术、新材料，以降低制造成本，从而降低CSP的价格。

4．5 组装CSP产品的印制板问题

组装CSP产品的印制板，其制造难度是相当大的，它不仅需要技术，而且需要经验，还要使用新材料。目前，世界上只有为数不多的几个厂家可以制造这类印制板。主要困难在于：布线的线条窄，间距窄，还要制作一定数量的通孔，表面的平整性要求也较高。在选择材料时还要考虑到热膨胀性能。

4．6 CSP产品的市场问题

CSP技术刚形成时产量很小，1998年才进入批量生产，但近两年的发展势头则今非昔比，2002年的销售收入已达10．95亿美元，占到IC市场的5％左右。国外权威机构"Electronic Trend Publications"预测，全球CSP的市场需求量2003年为64．81亿枚，2004年为88．7l亿枚，2005年突破了百亿枚大关，达103．73亿枚，2006年更可望增加到126．71亿枚。尤其在存储器方面应用更快，预计年增长幅度将高达54．9％。目前，国内的CSP市场完全被外国公司和外资企业控制，国内企业产品要进入这个市场也是相当困难的。要进入CSP市场，首先是要开发出适销对路的产品，其次是要提高和保持产品的质量，还须供货及时，且价格要低。

5 关于开发我国CSP技术的几点建议

CSP技术是为产品的更新换代提出来的，该技术一开发成功，即用于产品中。经过短短几年，已成为集成电路重要的封装技术之一。而且，该技术还在迅速发展。近几年，CSP产品的产量增长很快，预计在今后的几年，还将高速增长。目前的PC市场容量达1000亿只，CSP产品仅占IC市场的1／20。随着CSP技术的进一步开发，会越来越多地取代其它产品而占领更多的市场份额。

在我国，CSP的市场(手机、掌上电脑、薄型电脑等等)很大。但是，这个市场目前完全被外资公司占据。随着CSP产品应用范围的进一步扩大，市场还将增大。因此急需开发我们自己的CSP技术，以便在该市场上占有一席之地。但是，开发CSP技术，困难很多，它涉及的范围广、技术难度大。因此，要开发CSP技术，需要有多家单位协同作战，同时须获得多方面资金的支持。为此，作者有如下几点建议：

(1)充分发挥行业协会的作用

CSP技术是一项系统技术，涉及封装材料、封装工艺、应用材料、应用工艺等，为了完成CSP技术的开发，需要材料研究、材料制造、封装研究、CSP产品应用、印制板制造等相关机构的协同努力。为了协调这些机构的开发研究工作，需要充分发挥行业协会领导、推动、协调、督查的作用，以期加快CSP的开发研究和推广应用，使我国CSP产品的生产质量和能力得到迅速提高，从而可生产出高质量、高可靠性的CSP产品，满足国内市场及军事方面的应用。

(2)建立CSP技术重点研究室

为了开发CSP技术，可建立一定数量的CSP技术研究室，如：模塑包封材料研究室、柔性基片材料研究室、高密度树脂基片研究室、高密度多层布线陶瓷基片研究室、CSP产品封装研究室、高密度印制板研究室、CSP产品组装研究室、CSP标准化研究室、CSP产品可靠性研究室等。而且，一种类型的研究室应有两个以上，以使研究室之间互相竞争和互相促进，从而可保证和加快CSP技术的开发和应用。

(3)需要国家投入足够的资金

CSP技术，是一项具有一定难度的高新技术。其中部分技术我们已有，但需要提高；而有些技术我们目前还没有，需要开发。要实现这些技术的开发，需购买先进的设备，而这些设备价格均较高，且在开发中，需要投入一定的人力和物力；根据国情，如将所有资金均由开发单位承担，目前还不现实，因此需要国家投入专项资金，以扶持CSP技术的开发。

(4)选择合适的CSP研究品种

由于CSP的封装种类多、工艺也多，每一种封装工艺都开发现在还不可能，也没有必要。要选择 由易到难且具有代表性的品种逐步渐进地开发。

6 结束语

我国的集成电路封装，从上世纪60年代末期到现在，经历了金属圆管壳→扁平陶瓷管壳→双列陶瓷管壳、双列塑封→陶瓷QFP管壳、塑料QFP→陶瓷、塑料LCC→陶瓷PGA管壳的封装，目前正在进入BGA、U BGA、CSP的封装阶段。从集成电路的金属圆管壳封装技术的开发和应用开始，我国的封装技术人员就付出了辛勤的劳动，使我国的封装技术达到了目前的水平。但是封装技术的进步，除了封装技术人员的努力外，更需要国家在各方面的大力支持。

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审核编辑 黄宇