PCIe 5.0 SerDes 测试

#01

PCIe Gen 5 简介

PCIe 是用于硬盘、固态硬盘 (SSD)、图形卡、Wi-Fi 和内部以太网连接的先进互连 I/O 技术。PCIe 由一组快速、可扩展且可靠的 I/O 标准组成，用于串行数据传输总线。PCIe 的物理层 (PHY) 还支持 SATA Express (SATAe) 和非易失性存储器规范 (NVMe)。

表 1 显示了 PCIe 数据速率的演变，PCIe 5.0 的吞吐量较上一代 PCIe 4.0 增加一倍。需要注意的是 PCIe 原始传输速率的单位是 GT/s ,而链路数据速率的单位是 Gb/s。

表 1：五代 PCIe 的对比表

需要注意，编码方案从 PCIe 2 的 8B/10B 更改为 PCIe 3 的 128B/130B，将开销从 20％ 降低到 2％ 以下，使得原始传输速率从 5 GT/s 更改为 8 GT/s，链路数据速率从 4 Gb/s 更改为 8 Gb/s。本文研究了关键的 PCIe 5.0 串行器/解串器 (SerDes) 测试。PCIe 测试的关键设备包括误码率测试仪 (BERT) 和实时示波器。特别是 PCIe 5.0 测试，要求使用高质量 BERT 的脉冲码型发生器 (PPG) 和 BERT 的误码分析仪 (ED)。PPG 需要能精确生成特定损耗的信号，ED 应能够分析 SerDes 输出误码率 (BER) 以确定待测件是否符合 PCIe 规范。对于最复杂的 SerDes 测试，如链路均衡训练，误码仪需要能够模拟 SerDes。PPG 和 ED 必须在 PCIe 5.0 协议栈下的物理逻 辑子层与被测设备 (DUT) 进行交互（图 1），也就是说误码仪需要具备一定程度的协议交互功能。无论是要进行发端还是接收端测试，SerDes 都会涉及到 ；为了清楚地区分，我们分别用“DUT-发端”和“DUT-收端”代替 DUT-SerDes。

图 1：PCIe 协议栈。

下一章节将回顾以 32 GT/s 的速度传输 NRZ 信号所带来的挑战，第 3 部分将比较 PCIe 4.0 与 PCIe 5.0 的测试方法，第 4 部分介绍链路训练，第 6-9 部分介绍关键的 SerDes 测试。本文最后讨论为实现精准的 PCIe 5.0 调试和一致性测试，需要配置哪些关键的测试设备功能。

#02

32 GT/s 下 NRZ 的挑战

从 PCIe 4.0 的 16 GT/s 升级到 PCIe 5.0 的 32 GT/s 带来的最大挑战是在规定的 BER≤2.5×10-13的情况下，如何在高达 37 dB 的损耗下正常运行。为了迁移损耗所引起的问题，大多数运行速度超过 30 GT/s 的标准都采用了 PAM-4（4 电平脉冲幅度调制）。PAM-4 可以将带宽减半，但代价是信噪比降低了 9.5 dB 以上。PCIe 5.0 继续使用非归零 (NRZ) 调制方案，以高电平表示逻辑 1s，以低电平表示逻辑 0s。预期 PCIe 6.0 将采用 PAM-4 并将达到 64 GT/s 的速率。在如此高的损耗下，符合 PCIe 5.0 规范的信号在均衡后的眼高可能会低至 10 mV，如此小的眼张开幅度需要非常灵敏的阈值判决电压。为了支持更长的链路，当损耗超过-36 dB 或信号通过两个或更多连接器时，这时需要用到重定时器。从 PCIe 4.0 到 PCIe 5.0, 数据速率提升了一倍，但标准委员对一致性测试性要求做了最低程度的修改。为解决信号衰减问题， 对信道和连接器的损耗和反射提出了更为严格的要求，并且对接收器和发射器均衡进行了小幅改进。尽管如此，并没有特定的创新来补偿由于数据速率翻倍带来的升降时间变短、单位间隔 (UI) 变小和插入损耗变大而引起的不可避免的问题。 2.1符号间干扰和均衡

符号间干扰 (ISI) 是由频率相关的信道损耗引起的，每个傅里叶频率分量损耗程度不同，会导致位重叠并产生干扰。“链路训练”自适应均衡方案可以纠正 PCIe 5.0 中的 ISI。链路训练涉及发端和收端之间的通信，以优化和协调可调节的均衡参数：发端的前馈均衡器（FFE)的阶数、收端 CTLE 增益和决策反馈均衡器 DFE 的阶数。

FFE 是对较低数据速率下使用的去加重方案，FFE 不仅仅是修改转换位的的幅度，而是扩展到转换位前后两个或更多位的幅度 （图 2）的修改。最终，发端 FFE 以某种方式对波形进行预失真，从而部分补偿由信道频率响应引起的失真。

图 2：发端 3 阶 FFE 的实现方式

随着 PCIe 速率的不断提高，抖动、噪声、失真、串扰和 ISI 也会为设计带来更大的挑战，PCIe 5.0 眼图在收端完全闭合。为了实现 BER ≤10-12，接收的实现会变得越来越复杂：其中包括时钟恢复、发射端和收端的多个均衡方案、以及本文所述提及的为了评估误码率所需要的灵敏度要求等。

PCIe 规范规定了接收器性能要求，但从未规定接收器应如何满足这些要求。相反，PCIe 5.0 定义了具有时钟恢复、CTLE 和 DFE 的“参考接收机”，我们可以将这一参考看作是专为评估发端而定义的合理的接收器实现方式。

#03

PCIe 4.0 和 5.0 SerDes 要求比较

PCIe 标准包含三个相互依赖的规范，旨在确保不同供应商之间的 SerDes 和信道之间的互操作性：

• BASE 规范定义了芯片级性能，这是一份由上千页内容组成的综合文档。

• CEM 规范规定了插卡连接器的最低性能。

• 测试规范设置了一致性测试的规则。

表 2 总结了 PCIe 4.0 和 5.0 SerDes 要求之间的区别。

表 2：PCIe 4 和 5 标准总结

PCIe 4.0 和 5.0 有很多共同点，两者均使用 NRZ 调制、128B/130B 编码、相同的 10-12BER 目标以及相同的连接器引脚。发端使用相同的 FFE 方案，有 11 组加重预设 P0-P10。Gen 5.0 的参考接收机均衡方案更加详尽；与 PCIe 4.0 中使用的 2 极点、1 零点 CTLE 响应不同，PCIe 5.0 使用 4 极点、2 零点 CTLE 滤波器响应（图 3）。

新的 CTLE 提供更大的灵活性和更深的增益范围，即 -5 到 -15 dB。PCIe 5.0 还为参考接收器 DFE 添加了第三个 tap。

图 3：PCIe 5.0 接收器均衡方案：(a) CTLE 响应和 (b) DFE 结构。

发端的输出电压保持不变，PCIe 4.0 和 5.0 都单位间隔(UI)d 的抖动指标是一样的。但如果换算成皮秒单位时，抖动要成比例减少。在 PCIe4.0 中，分布式参考时钟或共用时钟的架构是可选的，但是在 PCIe 5.0 是必须要求支持的。

速率从 16 GT/s 提升到 32 GT/s 的最大困难在于损耗需要从-28dB 增加到 -376dB；因此，信道要求进行了重新定义，CEM 规范仅允许插卡采用表面安装连接器，而不允许使用过孔连接器。

损耗增加意味着 PCIe 5.0 需要新的一致性测试板，PCIe5.0 的测试夹具只能从 PCI-SIG 购买。测试夹具包括 CBB 和 CLB，都可从外部对两者进行复位以及 Preset 的切换控制。

#04

链路训练

链路训练要求收端与处于 PCIe 协议栈物理层的电气子层和逻辑子层的发端进行通信，自适应均衡方案通过链路训练状态和状态机 (LTSSM) 进行工作，如图 4 所示，LTSSM 将系统配置为以可能的最大数据速率工作。

LTSSM-链路培训状态和状态机

图 4：控制自适应均衡的 LTSSM。

从上电开始，LTSSM 会经历以下阶段：

检测：接收机检测收到的发端信号。上电开始，发端以 2.5 GT/s 的速度发送 PCIe 1.0 信号。

轮询：接收机同步波形并确定位速率和极性。

配置：确定通道宽度，即 PCIe 信道数。

L0：启用链路训练。

恢复：发端按照根据预设的 FFE tap 或者根据上一工作状态优化的一组 tap 工作。上电时，它在没有 FFE 的情况下工作，这等同于将所有 tap 设为 1。PCIe 2.0 有两组 preset，PCIe 3.0 有 10 组 preset，PCIe 4.0 和 5.0 都有 11 组 preset ，依次标为 P0、P1、...P10。

环回：收端使用内置的系统测试功能，例如 CRC，来检查训练序列同步信号的 BER 性能。

a. 如果 BER 性能是可以接受的，并且系统以低于 PCIe 5.0 的速率（即 32 GT/s）运行，则收端向发端发送请求以提高数据速率，换言之，从 PCIe n 升级到 PCIe n+1，然后，接收器返回到检测阶段。

b. 如果 BER 性能不可接受，但是链路训练时间未超过最大时限，则会发生以下一种或多种情形：i. 收端发送请求，请求发端发送不同的 FFE tap：递增、递减、保持不变或加载另一个预设。ii. 收端修改自己的均衡方案，例如，调整 CTLE 增益和/或 DFE tap，但请注意，PCIe 仅指定接收器的 BER 性能，而不指定均衡技术。然后，系统返回到恢复阶段。

c. 如果链路训练时间超过了最大时限，并且接收器尚未找到一种均衡方案以使它能以最大允许 BER 或 更高的 BER 工作，或者接收器失去同步，则系统将恢复为较低的数据速率。

在发端均衡测试时，BERT ED 充当环回模式工作的参考接收器。它指示 BERT PPG 向 DUT-发端发送对不同 preset 的请求。示波器捕获并分析发端的波形。

在接收测试时下，BERT PPG 充当参考发射机。参考发射机通过 ISI 测试板将衰减幅度最大的信号发送到 DUT-收端。在阶段 1 中，它发送基于协议的训练序列，将速率、极性和配置传达给 DUT-接收器。到了阶段 5，处于环回模式的 DUT 发送 FFE tap 请求；BERT PPG 接收并解释这些消息，并相应地修改其 FFE 方案。

#05

发端链路均衡测试

发端测试需要用到 PCI-SIG 提供的 SigTest 。图 5 显示了 CEM 或 BASE 测试图。在 CEM 测试中，DUT 既包括 SerDes，也包括安装 DUT 的插卡。在 BASE 测试中，DUT 只包含 SerDes 本身，并且安装在系统板上。这两个测试非常相似。我们将详细研究 CEM 插卡测试，然后在第 9 部分 中介绍如何归纳这一测试并应用到 BASE 测试。

图 5：标称 PCIe 5.0 信道。

5.1 初始发射器均衡测试

BERT PPG 通过 PCIe 物理层逻辑子块协议将请求发送到 DUT-发端（图 6）。BERT PPG 按照每个 PCIe 数据速率下的 FFE 预设依次向 DUT-SerDes 发送请求。DUT-发端修改其 FFE 方案并发射信号。DUT-发端输出信号被分成两路，以便其信号同时发送到示波器和 BERT ED。BERT ED 作为参考接收器确认预设变化，而 BERT 使用 PPG 辅助输出触发示波器捕获每个信号。示波器按照每个 FFE 预设和每个数据速率捕获波形，然后运行安装在示波器上的 SigTest。SigTest 会评判每个波形是否符合规范并给出结果。

图 6：初始发射器均衡测试装置。

5.2 发端链路均衡响应测试

发端链路均衡响应测试测量 DUT-发端响应 FFE tap 请求所花费的时间，并确定响应是否正确。BERT 充当环回模式下的参考 SerDes。示波器确定请求的时间 tReq 和 FFE tap 变化的时间 tChange。tChange - tReq 必须小于或等于指定的最大值，BASE 规定为 500 ns，CEM 规定为 1 µs。图 7 显示了测试设置。BERT PPG 差分输出信号一分为二，分别将信号传输到 DUT-收端和示波器。DUT-发端输出也分为两路，分别将信号发送到示波器和作为参考接收器的 BERT ED。

图 7：发射器链路均衡响应测试装置。

测试从 BERT PPG 向 DUT-发射器发送预设请求开始，也就是从 PHY 层逻辑子块中的协商开始。DUT 通过更改其 FFE tap 做出响应。示波器还将接收并必须能够识别预设请求才能测量 tReq；从这个意义上说，示波器必须具有某种协议功能。示波器也可以通过触发信号来确定 tReq，但是由于触发电缆的时间延迟，这种方法增加了测量的不确定性。图 8 是示波器屏幕截图，其中金色表示 BERT PPG 输出，蓝色表示 DUT-发端信号。DUT-发射器 FFE 预设变化时间 tChange 十分明显。示波器通过标记接收包含请求的数据包的时间来确定 tReq。

图 8：示波器的屏幕截图，金色表示 BERT PPG 的输出，蓝色表示 DUT-发端的输出。

#06

接收机链路均衡测试

PCIe 5.0 接收机仅在物理层级别进行一致性规范测试：通过在链路均衡测试中使用加压信号，同时评估链路训练和加压压接收机容限。BERT PPG 传输包括抖动和干扰的测试信号：随机抖动 (RJ)、正弦抖动 (SJ)、正弦差模干扰 (DMI) 和共模干扰 (CMI)。一个“可变 ISI”测试板具有多个差分迹线长度，损耗以 0.5 dB 为步长介于 34 到 37 dB 之间，适用于不同程度的损耗和 ISI。示波器用于校准测试信号。接收机压力容限测试的概念是让 DUT-收端能够适应符合规范的最差信号。DUT-SerDes 必须能够使用此最大加压信号来训练链路。链路经过训练，并且发端 FFE 和接收器均衡方案得到优化后，DUT-收端就一定能以 BER ≤10-12的条件工作。图 9 显示了测试装置。BERT PPG 将注入干扰噪声的信号发送到可变 ISI 板。可变 ISI 板的输出连接到 CBB，CBB 模拟系统板在最坏情况下的性能。测试信号通过 CBB 传播到 CEM 连接器，并沿着插卡向上到达 DUT-接收端。注意，BERT PPG 通过参考时钟对信号施加抖动。DUT-发端的输出发送到 BERT ED，BERT ED 既要测量 BER，又充当参考接收器来训练链路。

图 9：PCIe 5.0 CEM 插卡接收机链路均衡测试的设置。

6.1 压力眼校准 加压信号校准是一个迭代过程，涉及信号生成和示波器 CTLE 的优化。每个 BERT PPG preset 都必须进行加压信号校准，并且每组 FFE tap 必须符合规范。校准的目的是配置一个最差 ISI 的信号，它具有最小的均衡后的 EH12（BER = 1E-12 时的眼高）和 EW12（BER = 1E-12 时 的眼宽），如表 3 所示。既然信号是用于发到 CEM 连接器上，因此必须在校准过程中模拟最坏情况下的插卡损耗。为了最大程度地增加对均衡方案的压力，应按特定顺序评估信号减损。为了达到期望的 EH12 和 EW12，需要为信号增加所需水平的 RJ 以及允许范围内的损耗、SJ、DMI 和 CMI，具体可参见表 3。

表 3：为达到期望的 EH12 和 EW12，可以添加到信号中的 RJ、SJ 和 DMI 范围

图 10a 所示为抖动和噪声校准装置。在这一步中，我们确定最坏情况下的 RJ、SJ 和 DMI 组合。 步骤 1：为校准最坏情况下的抖动，将 BERT PPG 连接到示波器输入，并确认 PPG 应用了表 3 中所需水平的 rms RJ 和最大允许 SJ 幅度。步骤 2：为校准 DMI 和 CMI，将 BERT PPG 输出连接到可变 ISI 测试板的最高损耗（最长）通道，即“兼容 37 dB”信道。将幅度为 5 至 30 mV、频率 2.1 GHz 的正弦 DMI 和 CMI 通过测试板传输到示波器。由于该信道在 2.1 GHz 频率下约有 6 dB 的 损耗，因此 BERT PPG 输出端的干扰幅度将与传递给 CBB 的信号的幅度不同。

图 10：校准装置，(a) 抖动和干扰校准，以及 (b) 初始预设/CTLE 校准。

步骤 3：下一步是应用最大 ISI，并为每个参考发端 preset 优化示波器 CTLE。如图 10b 所示，BERT PPG 输出被发送到到可变 ISI 板上最坏情况下的 37 dB 信道。可变 ISI 板的输出连接到 CBB。CBB 的输出连接到可变 ISI 板的 9 dB 损耗信道，以模拟最坏情况下的插卡损耗。9 dB 信道输出连接到示波器输入。或者， 示波器可以嵌入插卡损耗。测量 EH12 和 EW12。如果任意一个值小于允许的最小值，请尝试可变 ISI 板上的另一条通道。不断尝试，直到确定能够得 到高于指定最低值的最小 EH12 和 EW12 组合的 ISI 通道。步骤 4：确定最佳的 BERT PPG 预设和相应的 CTLE 增益。对于每个 preset，示波器应捕获至少五个重复波形。示波器应能够自动确 定最佳的 CTLE 增益。当预设加上对应的最佳 CTLE 增益能够得到最大 EH12 和 EW12，就称为最佳预设。步骤 5：得到最佳 preset 和 CTLE 增益组合后，如步骤 3 所述，增加可变 ISI 板上的信道损耗，直到找到 EH12 和 EW12 都超过 各自指定最低值的最小组合。现在重新优化均衡方案。到目前为止，我们得到了具有最大损耗、最佳 FFE 预设和 CTLE 增益的信号。步骤 6：增加 DMI、CMI 和 SJ，直到 EH12 和 EW12 尽可能接近最小值。很快就会完成目标压力眼的校准。 6.2 接收端链路均衡 BER 测试 一旦配置了 BERT PPG 参考发射机，并以最坏情况下的压力和经过优化的 FFE 进行了校准，收端链路均衡测试就相对容易了。测试装置如图 9 所示。 DUT-SerDes 遵循第 4 部分中所述的 LTSSM，DUT-收端检测来自 BERT PPG 的发送信号，进入回送模式。一旦进入回环模式，DUT-发端就会请求 BERT PPG 的 FFE 预设。DUT 通过 LTSSM 工作，在尝试不同的 BERT PPG FFE 预 设时，通过修改其接收器均衡方案来优化链路均衡。BERT ED 在整个过程中监视 BER，BER 测试本身需要大约一分钟的时间，足够 PCIe 5.0 系统传输 2 x 10 12 比特的数据。由 于 PCIe 5.0 指定收端的性能而不指定均衡技术，因此最终预设可能与校准期间获得的预设不同。如果 BER <10-12，则 DUT 符合 PCIe 5.0（图 11）。

图 11：Anritsu MP1900A 显示的 PCIe 5.0 接收器链路均衡 BER 测试结果。

6.3 调试收端链路均衡 识别 LTSSM 状态之间的过渡以及过渡时间的能力有助于识别 DUT 故障点。Anritsu MP1900A BERT 会记录 DUT 与 BERT 参考发端之间的协商过程。如果 DUT 在接收链路均衡测试中的任何步骤发生故障，可以分析 LTSSM 链路训链日志以确定故 障原因。

#07

发端 PLL 带宽测试

PCIe 5.0 发端以 100 MHz 参考时钟 (RefClck) 工作，锁相环 (PLL) 用于计算参考时钟与数据速率的乘积，串行器使用数据速率时钟将较低速率的数据加载到符合 PCIe 的高速串行数据信号。 PLL 带宽测试可测量 DUT-发端的抖动传递函数；也就是进入发射信号的参考时钟抖动。PLL 带宽测试可验证卡 PLL 带宽和峰值是否在允许的范围内，并且是否符合 CEM 插卡规格要求。 DUT-收端的 -3 dB 的滚降特性必须在指定的频率范围内，并且不会超过峰值。发端的 PLL 和收端的时钟数据恢复 (CDR) 电 路之间存在互补关系。由于收端在其 CDR 带宽以下的频率具有较强的抗抖动性，而在 CDR 带宽以上的频率容易受到抖动 影响，因此发端的 PLL 必须滤掉高频抖动，才能使系统以所需的 BER 运行。 该测试使用 BERT 子速率时钟输出将 SJ 应用于 DUT 参考时钟。其思路是在跨越指定 PLL 衰减频率的频率上应用校准后的 SJ 幅度，并测量每个频率下 DUT-发射器的输出抖动。示波器用于校准 PLL 滚降频率范围内的 Sj 的幅度（图 12）。

图 12：PLL 带宽测试校准装置。

测试装置如图 13 所示。抖动的子速率时钟连接到 CBB 上的 PCI 参考时钟输，DUT-发端输出连接到示波器。

图 13：发端 PLL 带宽测试设置

示波器针对所施加 SJ 的每个频率测量输出周期抖动 (PJ) 幅度。PCIe 5.0 规定了发生-3dB 滚降的允许频率范围以及峰值抖 动幅度的允许范围（图 14）。

图 14：发端 PLL 抖动传函的结果。

#08

接收机抖动容限测试 (JTOL)

抖动容限测试 (JTOL) 是接收机端对发端 PLL 带宽测试的补充。PCIe 5.0 规范中没有 JTOL 要求，但 JTOL 是评估接收端容忍不同幅度和频率抖动的能力的有效方法。 压力信号是最坏的情况，但也是符合标准的信号，引入了 ISI、RJ、DMI 和 CMI。可以按照第 6 节“收端链路均衡测试”中所 述进行校准，再结合 BERT PPG preset 和示波器参考接收器 CTLE 增益的优化组合。作为一种调试方法或性能冗余度分析，JTOL 可以使用任何均衡方案进行测试，根据图 15 所示的幅频模板将 SJ 添加到信号中。

图 15：JTOL SJ 模板。

高幅度抖动应用于低频，而低幅度抖动应用于高频。从 1 MHz 到 10 MHz 的滚降特性遵循指定的 CDR 频响特性。对于所有幅频对，DUT-收端均应遵守 BER <10-12（图 16）。为了使测量保持在合理的时间长度，BER 通常最多测量到 BER <10- 6，并对 BER 概率的斜率推算来确保 BER <10-12。

图 16：来自 Anritsu MP1900A 的自动化 JTOL 测试结果。

#09

BASE 规范符合性测试

以上，我们的讨论重点是根据 PCIe 5.0 CEM 规范进行插卡测试，CEM 测试是 BASE 规范测试的超集。 要符合 BASE 规范，要求进行严格的接收机容限测试，但不需要任何链路均衡测试。第 6.1 节中所述的等效校准程序是必须要执行的，CEM 测试点是 BASE 板插卡连接器，BASE 测试点是在 DUT-SerDes 的引脚上。 PCI-SIG 提供了用于 BASE SerDes 测试的测试板。分线板有两个信道，一个通道用于 DUT，另一个通道用于校准 DUT-收端引脚上的加压信号。图 17 显示了校准和测试装置。在加压条件下，DUT-收端必须工作在 BER ≤10-12 的情况下。

图 17：PCIe 5.0 BASE 加压接收器容限测试装置：(a) 校准和 (b) BER 测试。

#10

所需的测试设备功能

10.1 示波器

示波器的最低要求如下：

实时采样带宽 > 50 GHz 为了进行发端信号评估和压力眼接收容限测试校准，示波器还必须支持 PCI-SIG 测试软件分析工具。特别是：

眼图和抖动分析

自动化测试夹具解嵌

PCIe PHY 逻辑子层协议解码

自动化链路均衡测试 正如链路均衡测试描述中所讨论的那样，此功能将示波器的定义扩展到协议分析器领域。

10.2 BERT（误码率测试仪）

BERT 的最低要求如下：

多个以 32 Gb/s 速度运行的 NRZ 码型产生和误码分析通道。

Anritsu MP1900A SQA-R 最多可提供 16 个 NRZ 信道，每个通道的速率可在 2.4 到 32.1 Gb/s 范围内调节，或最多支 持 8 个 64GB/s 速率的 PAM4 信道。由于 PCIe 5.0 最多允许 16 个通道，因此 MP1900A 可一次性支持所有 SERDES的通道测试。MP1900A 支持 64 Gb/s（32 GBd）PAM4 信道，意味着符合 PCIe 6 规范要求。

低固有抖动和快速上升/下降时间。

Anritsu 在信号完整性方面始终领先竞争对手。MP1900A SQA-R PPG 通常具有 115 fs rms 的抖动和 12 ps 的上升/下 降时间（20%-80％）。

能够应用 3-tap FFE 的码型发生器。

MP1900A 能提供多达 10 阶的 FFE，每阶可在-20 到+20 dB 之间调节。

集成了 CTLE 和 CDR 的误码分析仪。

MP1900A 误码分析仪集成了可调范围超过 12 dB 的 CDR 和 CTLE。

具有 PCIe 物理逻辑子层的协议感知能力，能够响应并启动 LTSSM 命令。

可应用所有要求的校准抖动和噪声水平的 PPG。

Anritsu MP1900A SQA-R 可以产生所有要求的信号（图 18），此外，还支持超出 PCIe 5.0 规范要求的幅度范围。

• RJ，幅度范围 0-0.5 UIpp，覆盖 10 kHz-1 GHz 的带宽。 • SJ，幅度范围 0-2000 UI，对应调制频率范围 10 kHz-100 kHz，幅度范围 0-1 UI，对应调制频率范围 10 MHz-250 MHz。 • 第二个 SJ 频率为 33 kHz、87 MHz、100 MHz 和 210 MHz。 • 扩频时钟 (SSC)，调制频率为 28 kHz-37 kHz，幅度为 0-7000 ppm。• 具有所有标准 PRBSn 模式的有界不相关抖动 (BUJ)。• 半周期偶奇抖动 (EOJ)。• 带宽为 10 kHz-1 GHz 的外部抖动输入。 • 在 2 GHz-10 GHz 频率范围内的正弦 DMI。 • 在 0.1 GHz-6 GHz 频率范围内的正弦 CMI。 • 带宽为 10 GHz 且波峰因数大于 5 的白噪声 • 内部可变 ISI 高达 30-32 dB。

图 18：Anritsu MP1900A PPG 不同情况下的信号屏幕截图

Anritsu MP1900A SQA-R 拥有行业领先的硬件性能和广泛的功能集，是适用于 SerDes、光收发模块、有源光缆和高速互连 的合规性测试和调试分析的理想精密测试仪器，符合多种技术标准：PCIe 5.0 可扩展到 PCIe 6.0、Thunderbolt 3、USB 3.1 Gen 1/2、IEEE 100/200/400 千兆以太网、OIF-CEI 3 和 4、Infiniband EDR/HDR 和 FibreChannel。

内容来源：Anritsu

审核编辑 黄宇