VDMOS器件关键参数介绍

以下文章来源于元器件封装测试之友 ，作者刨芯片的熊大大

1 VDMOS器件关键参数介绍

如图1所示，VDMOS结构就是P型注入和N+注入后两次扩散形成P型区和N+型区，在硅表面P型区和N+型区之间形成沟道，在栅极加压后沟道开启，电流在沟道内沿表面流动，然后垂直地被漏极收集，图中S为源极，D为漏极，G为栅极。VDMOS的制造工艺过程中采用自对准双扩散工艺，自对准因为不会产生跑偏问题，可以精确控制沟道长度、短沟道与穿通电压的矛盾。VDMOS结构中，若沟道长度太短，当源漏电压较大时，在达到结的雪崩击穿电压之前，源漏之间已经穿通，也就是源漏电压未达到设计的击穿电压。若想获得更高的击穿电压就必须加大源漏结间的距离，但这样会使器件跨导变小，降低频率特性。而采用双扩散工艺可以克服这一矛盾，在N-外延层上进行P区和N+区双重扩散，精确控制沟道长度、形状。漏区与沟道之间存在着N-外延层，它使PN-结的耗尽区主要向N-区一侧扩展，从而有效地阻止了穿通效应的发生。外延层厚度可做得足够大，以达到击穿电压的要求。

VDMOS器件关键参数包括开启电压（VTH）、导通电阻（RDSON）、源漏击穿电压（BVDSS）、栅源漏电（IGSS）、源漏间漏电（IDSS）等。

开启电压：VDMOS的有源区在栅电压的控制下，逐渐由耗尽变为反型，直至形成导电沟道。则当有源区达到表面反型形成沟道的最小栅源电压，我们定义它为VDMOS开启电压，用VTH表示。可能造成VDMOS开启电压用VTH超规格的原因：沟道区的掺杂浓度（P-BODY的注入剂量、驱入）、栅极氧化层的质量以及厚度。

导通电阻：每个VDMOS结构都可以说由八部分电阻组成（如图2所示），也就是说电流由源极流向漏极需要经过这八部分电阻，分别为：源极接触电阻（Rcs）;源区体电阻（Rbs）;沟道电阻（Rch）;积累层电阻（Ra）;结型场效应晶体管电阻（Rj）;外延层电阻（Re）;衬底电阻（Rbd）;漏极接触电阻（Rcd）。可能影响VDMOS导通电阻的因素为源极接触电阻，此区域为重掺杂，占导通电阻的比例很低，一般不会发生异常;沟道电阻，沟道长度（SRC/BODY的结深）的大/小，造成沟道电阻偏大/小;积累层电阻，积累层电阻占RDSON的比例很小，产生问题的可能性很小;外延层电阻，外延层的厚度/电阻率都直接影响到阻值;衬底电阻，衬底为重掺杂，电阻率比较低，但是衬底很厚，由衬底的厚度决定衬底电阻大小;漏极接触电阻，主要是金属和D极接触的电阻，与背面金属电阻和金属和背面材料接触合金有关。

源漏击穿电压：对于VDMOS这种结构，源漏击穿电压BVDSS规定为Vgs=0时在源漏间所加的最大反偏电压，它表征了器件的耐压的极限能力。反偏电压的击穿主要是以突变结PN-结的雪崩击穿方式决定的，而且由于没有少子贮存效应，不存在二次击穿，因此简化了对击穿特性的研究。可能影响源漏击穿电压因素：P-BODY/N-EPI之间的结出现问题，漏电变大，击穿电压变低;P-BODY掺杂浓度/驱入异常;改变BODY注入剂量/驱入，可以最直接/有效地影响漏击穿电压;EPI缺陷;分压环异常;表面缺陷，造成表面漏电。

栅源漏电（IGSS）：IGSS是指在指定的栅极电压情况下流过栅极的漏电流。可能影响栅源漏电的因素：栅极氧化层质量;POLY层次的残留;CONT的对偏，CONT对偏直接会造成G/S短路;S/G之间金属残留。

源漏间漏电（IDSS）：IDSS是指在当栅极电压为零时，在指定的源漏电压下的源漏之间的泄漏电流。既然泄漏电流随着温度的增加而增大，IDSS在室温和高温下都有规定。漏电流造成的功耗可以用IDSS乘以源漏之间的电压计算，通常这部分功耗可以忽略不计。源漏间漏电IDSS是衡量VDMOS器件性能的一个非常重要的参数，一般VDMOS产品要求IDSS<100 nA，若IDSS偏大，轻则使功耗增大，器件寿命缩短，重则导致DS短路，器件功能不正常。同时，VDMOS器件失效项目中，IDSS也是非常难解决的问题。由此可见，对IDSS失效的控制对于VDMOS器件来说是非常重要的。

测试电路如图3所示，GS短接接地，在DS间加设定正向（反向）偏压VDS，测量DS间的电流为IDSS，一般IDSS测量规范小于100 nA。

2 IDSS失效原因分析

图4为平面VDMOS器件的剖面结构。对于VDMOS器件来说，一个芯片可能由成千上万如图4所示的元胞构成，任何一个元胞源漏漏电偏大或者短接都会导致整个器件失效。IDSS失效一般都不会是短路，而是漏电偏大。短路的话，就直接是P-BODY/N-EPI的结击穿了。