瑞萨电子FemtoClock 3W时钟解决方案解析

Steve Lou

Principal Product Marketing Specialist

FemtoClock 3无线（3W）有两个主要应用：一个是有线通信中224G PAM SerDes参考时钟，另一个是无线通信中“5G Advanced”无线电单元或小型蜂窝。

由于最近GPU farm/AI节点的增加，Gen AI的所有网络速度都将从112G PAM4 Serdes转移到224G PAM4 SerDes（从 800G到1.6T）。多家以太网芯片供应商–Broadcom、Nvidia、Marvell和Cisco将很快在市场上推出以太网交换机芯片组解决方案，超低抖动时钟解决方案对他们来说变得至关重要。FemtoClock 3W（RC38312A）针对此应用。

图1 FemtoClock 3W（RC38312A）框图

RC38312A功能

超低相位噪声合成器，12kHz至20MHz区间的RMS jitter低于25fs RMS，在4MHz HPF条件下获得。

3个DPLL和3个FOD，支持4个频域。

支持JESD204B/C。

12个时钟输出，带独立整数分频器：

- 8：LVDS、HCSL（AC-LVPECL）或CML。

- 4：LVDS、HCSL（AC-LVPECL）或LVCMOS。

输出频率范围：

- CML：DC to 2.5GHz。

- LVDS或HCSL：DC to 1GHz。

- LVCOMS：DC to 250MHz。

4个差分或8个单端时钟输入。

可采用1.8V单电源供电。

功耗小于1.5W。

224G PAM4 SerDes的时钟要求

224G PAM4 SerDes的时钟要求非常严格，而FemtoClock 3W可以满足这些要求。224G PAM4的抖动要求低于25fs（12kHz至20MHz），在4MHz HPF条件下，FemtoClock 3W有充分的裕量满足该要求。

图2 显示20fs超低抖动的图表

支持有线和无线的时钟应用

RF频率合成器是当代先进的通信技术软件定义无线电系统中的重要组件。这些合成器的频谱纯净度至关重要，因为它直接影响可实现的最大数据速率和信噪特性。在RF应用中，频率合成器必须提供具有宽调谐范围和精确频率分辨率的高频时钟。要达到这些苛刻的性能标准，不仅需要有限的功耗和紧凑的芯片面积，还需要最小的杂散和相位噪声。

在实际的1024-QAM应用中，您可以了解抖动对图的影响。该协议仍然有助于减少错误。在商用SDR通信系统中，最佳时钟抖动性能是赢得顶级客户业务的关键。它会影响传输距离和数据速率。

高级架构

在4G无线电设计中，PLL系统使用外部VCXO提供低抖动时钟解决方案，JESD204B/C由PLL和FPGA实现。复杂性和成本是触发创新的关键因素，而同步使用的是另一个DPLL。它使定时系统带有同步DPLL、FPGA和带有外部VCXO的双环路抖动衰减器，总共4个组件。

在当代无线射频设计中，FemtoClock 3W进行了改进，包括支持低相位噪声PLL的单芯片、3DPLL、3小数输出分频器（FOD）、Combo总线、SysREF/JESD204B/C引擎和用于同步应用的TimeSync模块。

用于无线射频应用的超低相位噪声

如前所述，相位噪声对于毫米波无线射频应用至关重要。FemtoClock 3W基于BGA封装（低串扰）、低相位噪声PLL（Kronos PLL）、最高2.5GHz CML输出（高频输出通道）、相位调整和补偿而设计。

图3 122.88MHz的相位噪声曲线

3GPP时间表

Rel-19内容是在2023年12月的TSG（#102）上决定的，对于定义“5G-Advanced”的客户来说至关重要。

图4 3GPP时间表

结论

FemtoClock 3W是瑞萨电子最新的PLL技术，支持无线和有线应用。采用单个1.8V电源，提供最低的功耗和超低相位抖动时钟输出。

FemtoClock 3W是无线射频单元和1.6T以太网交换机的224G PAM4 SerDes参考时钟的最佳时钟解决方案。

瑞萨电子(TSE: 6723)

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