第二代串行RapaidIO logicore IP的主要性能及优势

第二代串行RapaidIO logicore IP 端点解决方案，符合 RapidIO Gen 2.1 规范要求，其包含一个高度灵活且优化的串行 RapidIO 物理层内核和一个逻辑 (I/O) 与传输层内核。此 IP 解决方案将以网表的形式为示例设计代码提供支持。Gen 2 IP 支持 1 倍、2 倍和 4 倍的信道宽度。其配套提供可配置的缓存设计、参考时钟模块、复位模块以及配置结构参考设计，为特定应用选择所需的功能模块提供了高度的灵活性。该解决方案提供 Verilog 设计环境支持。此 IP 核将为数据路径提供 AXI-4Streaming 接口，并为配置（维护）事务处理提供 AXI-4 Lite 接口。设计此内核的目的是为了确保时序的可预测性，从而可大幅降低工程设计时间的投入，并将资源主要应用于用户特定的应用逻辑中。

如需了解 Serial RapidIO Gen 1.3（是对 Gen 2.5G 线速的扩展）Xilinx LogiCORE IP 核，请访问Serial RapidIO LogiCORE IP

主要性能和优势

1 倍、2 倍和 4 倍宽度的串行物理层 - 支持 Artix-7、Kintex-7、Zynq-7000、Virtex-7 和 Virtex-6 FPGA

1 倍、2 倍和 4 倍宽度的串行物理层 - 支持 1.25、2.5、3.125、5.0 和 6.25 Gpbs 线速

支持 IDLE1 和 IDLE2 序列

支持数据包重试、stomp、传输错误恢复、基于节流阀的流量控制和 CRC

为所有外发的数据包提供 8/16 位器件 ID、可编程源 ID 支持

支持基于优先级的重新发送抑制

提供独立的、可配置 8/16/32 数据包 TX 和 RX 缓冲深度

为数据路径提供 AXI4-Stream 接口，并为配置提供 AXI4-Lite 接口

特色技术文档

Vivado 发布说明

工具和器件支持器件系列支持：

Virtex UltraScale+

Kintex UltraScale+

Zynq UltraScale+ MPSoC

Virtex UltraScale

Kintex UltraScale

Zynq-7000

Virtex-7

Kintex-7

Artix-7

Virtex-6

设计工具支持：

Vivado Design Suite

ISE Design Suite

支持的工具版本