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RGMII接口及其时序规范

FPGA设计论坛 来源:FPGA设计论坛 2024-12-30 09:55 次阅读

1 接口定义

RGMII 由 GMII (Gigabit Media Independent Interface) 简化演变而来,意为 Reduced GMII,是常见的以太网 MAC 和 PHY 之间的通信接口,优点是比 GMII 减少了近一半的管脚,节约设计成本。

RGMII 支持 10/100/1000Mbps 三种通信速率,接口定义如下:

a348afa0-c364-11ef-9310-92fbcf53809c.png

在 10/100Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用单边沿传输方式。在 1000Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用双边沿传输方式。对于发送通道,TXC 上升沿传输 TXD[3:0] 和 TXEN;TXC 下降沿传输 TXD[7:4] 和 TXERR(即 TX_EN xor TX_ER)。

a35c31f6-c364-11ef-9310-92fbcf53809c.png

对于接收通道,RXC 上升沿传输 RXD[3:0] 和 RX_DV;RXC 下降沿传输 RXD[7:4] 和 RXERR(即 RX_DV xor RX_ER)。

a3800f5e-c364-11ef-9310-92fbcf53809c.png

2 时序规范

a38dce8c-c364-11ef-9310-92fbcf53809c.png

RGMII 接口时序在时钟和数据边沿对齐的条件下进行规范。在 Transmitter 端,时钟边沿与数据边沿的偏差为 ±500ps,建立/保持时间不少于1.2ns;在 Receiver 端,时钟边沿对数据边沿的延迟介于 1.0 ~ 2.6ns 之间(典型值为 1.8ns),建立/保持时间则不少于 1.0ns.

在 1000Mbps 模式下,时钟周期为 8±0.8 ns,占空比为 50±5%,上升/下降时间(20-80% 电压)不超过 0.75ns.

2.1 Original RGMII

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在 RGMII v2.0 之前的规范中,Receiver 端时钟延迟由 PCB 布线实现,附加延迟值大于 1.5 ns 且小于 2.0 ns,称为 Original RGMII.

2.2 RGMII-ID

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在 RGMII v2.0 中,Receiver 端时钟延迟可以由 Transmitter 端设备实现,称为 RGMII-ID(Internal Delay,意为内部延迟)。带有内部延迟功能的设备仍需遵守 RGMII Timing Specifics.

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原文标题:【以太网通信】RGMII 接口及其时序规范

文章出处:【微信号:gh_9d70b445f494,微信公众号:FPGA设计论坛】欢迎添加关注!文章转载请注明出处。

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