开关电源次级同步整流解锁

一.SR 何时开通，何时关断？

（一言不合，先附上BCD芯片的线路图）

图1

图2

图1中次级侧的APR3415就是本章的主角了，图2是其内部方框图，可以看到整流MOS已经集成在芯片里面了（红色圆圈所示）。

那么他何时该开通呢？判断准则其实想的出来：就是原边导通的时候他应当关断，次级侧导通的时候他才能导通。但他又不是原边控制芯片肚子里的蛔虫，怎么知道何时该导通的呢？我们知道当原边MOS Q1导通的时候，根据变压器同名端（变压器T1黑点圆圈的为同名端，没有黑点的为非同名端）判断此时次级侧非同名端，也就是和APR3415的DRAIN PIN相连的端为正，那么此时刻他必须关断。

而当原边MOS由导通变为关断的时候，同名端反向，次级侧和DRAIN PIN相连的一端为负，那么此时整流MOS就可以开通了，见图3

图3

VDET PIN通过电阻检测DRAIN PIN的电压，所以电势和DRAIN一样。当DRAIN PIN的电压由正变负的过程中会自然下降经过并低于一个门槛电压点VTHON（0V~1V），当VDET PIN检测到低于这个门槛电压后，经过一个内部固定的延时TDON后（70ns），MOS管驱动产生，于是MOS开始导通。在MOS未导通的之前是靠体二极管续流的，所以DRAIN PIN会有一个相对较大的负压（红色圆圈内）。当MOS导通后电流才由体二极管转向流过MOS。

可是天下无不散之宴席，流经MOS的次级侧导通电流会随着次级侧电压对次级侧电感消磁的过程当中线性的减小，如果续流电流都已经降为0了，你还不关断MOS，那什么时候关断？留着过年才关断啊？ 如果续流电流结束时不关断，轻则次级侧电容会反过来给次级侧电感充电，电流反流；重则原边导通了，次级侧MOS还在开通，这就叫共通，那么会更糟糕。所以把握好次级侧关断的时机很重要。。。

最甜最美的情况下就是续流电流刚好降为0时才把MOS关断有助于效率，可是李嘉诚老爷爷说过绝对不挣最后一块铜板，所以我们在电流快要接近为0的时候就应该把MOS关断了，牺牲了点效率换取了可靠性，呵呵。 那么这个关断阀值就叫做VTHOFF（-20mv,-5mv）,VDET PIN检测一旦越过这个阀值，那么经过固定的延时TDOFF(100ns)后MOS关断。关断后要靠体二极管续流一下，所以又会有一个相对较大的负压（紫色圆圈内），如果此时原边电压采样恰巧在这个时候采那就不好了，输出电压会不稳定，关于PSR原边芯片电压采样也是一个学问，以后有机会再讲。

小结一下：判断导通是靠VDET PIN检测电压低于VTHON（0V~1V），判断关断是靠VDET PIN检测电压大于VTHOFF（-20mv,-5mv）

二：整流芯片是怎么辨别原边导通波形和RING的

说到这，好像是讲完了，其实还没有（帮我配一个捂脸的表情）。实际比理想的还复杂点，首先当整流MOS导通的瞬间会有RING中文名叫做振铃在DRAIN PIN产生，如果RING的大小高过VTHOFF会引起提前关断MOS，也就是常说的还没开始就已经结束了~青春还没绽放就已经衰老了~ 所以在这里芯片内部会设置一个最小导通时间Minimum ON Time，目的就是为了屏蔽这短时间的RING,强制导通一小段时间等到RING消除。

还有，如果只是VDET PIN电压只是低于VTHON就导通的话，那次级侧消磁结束后到原边导通前的中间死区时间内的RING怎么办？ 等等，怎么又是RING？我们知道消磁结束后原边的电感LP和原边MOS的输出电容及其他杂散电容会愉快的振荡一阵子，这振荡是阻尼振荡，经过一段时间就会消失。在RING没消失之前通过变压器耦合到VDET PIN上，同样会引起检测电压低于VTHON的情况，但是此刻同步整流MOS是不能导通的，所以我们应该给次级侧同步整流导通再增加一个条件，先看图4

图4

图4是VDET PIN在一整个周期内的电压波形，包含了原边导通，次级消磁，消磁结束后至原边导通前的死区时刻三个阶段时刻：

其中Area1是点滑线内的方框面积，它对应的是原边导通的时刻，它的高度=Vdet-Vcc（Vdet是 vdet pin的电压，Vcc是Vcc pin的电压，因为Vcc和输出电压Vo之间是靠一个20ohm电阻相连的，而且电阻上压降很小，所以VCC电压可以看做输出电压Vo）,Area1的宽度就是原边的导通时间Tonp, Area1=(Vdet-Vcc)*Tonp（电压X时间=伏秒积）

Area3则是死区时间内的RING的面积（RING的电压 X持续时间 ），可以发现Area1是明显大于Aera3的。所以同步整流芯片此刻若有一个分别面积大小的功能，就可以将这Area1和Area3区分开来。

下面简单讲解一下分别面积的逻辑功能的电路实现：要区分，首先我们需要一个比较器Tonpdet来区分（见图2绿色圈圈内），其次这里的面积本质是=电压X时间，能把电压和时间这两个参数糅合在一起转化为电信号的装置我们应该自然的想到了积分器，因为积分器的特性是在输入端加上一个电压信号后，输出端也会产生一个电压信号，并且随着时间的不断累积，该输出电压是不断变高的，同时输入端的电压大小决定了上升斜率的大小。积分器如图5，当在输入端加一个恒定电压ui就可形成一个恒定的电流i=Ui/R1(运放的虚短推出), 恒定的i只会经过电容C1（运放的虚断结合KCL推出）后随着时间慢慢累加就会形成恒定斜率的不断变高的电压波形:U=i*t/C（其中t=Tonp）（输入电压Ui和输出电压vo之间关系的波形如图6，可以发现ui越高斜率会越抖，代表上升的速率越快，tonp时间越长代表上升的时间就越长，两者在一块就最终决定了上升的最高电压vo）

因为原边导通时落在VDET PIN上的电压ui和持续时间tonp都是大于RING的，所以两者通过积分线路产生的输出电压Vo的高低就会有明显的差别，这种差别为同步整流判断提供了足够的空间（最终的面积大小比较转化为了Vo电压大小的比较，并且由积分电路完整实现了电信号的转变）

将Vo连接在比较器的正端

图5

图6

比较器的负端连接的是电流源Iaref,电流到AREF PIN上，AREF PIN再外接一个电阻R，就产生了电压Varea2=Iaref*R。 咳咳，敲黑板了！这电压就是我们设置的门槛电压Area2，也就是用来区分Area1（积分器的输出Vo1）和Area3（积分器的输出Vo3）的。

当积分器的输出Vo大于比较器负端电压后，比较器输出为高到驱动的与门，使得MOS驱动开启成为可能，反之则输出为低，那么会屏蔽掉MOS驱动。

下面的细节就是如何设置该门槛电压的大小了Area2=Kqs*Raref(Kqs就是Iaref，是芯片内部参数,范围是0.325~0.515)。我们要考虑到最worse的情况，即原边最小导通时间时和最低电压时既Area1最小的时候依然要满足：Area1>Area2>Area3,其中Area3在系统确定以后大小也就确定了。Area2就是我们发挥的部分，可以根据波形实际的去调试来满足上述关系，通常Raref大小为37K。调好后同步整流芯片就可以分别出原边导通的波形和Ring的波形啦！

因为Arearf pin离Vdet pin很近，所以会受到Vdet pin的干扰，引起门槛电压的波动，建议增加一个滤波电容Caref,但是容值不是越大越好，因为电流源也要给电容充电，电容太大门槛电压就相对上升的慢，在输出电压建立好后可能门槛电压还没有建立起来，那样就会失去它原来的作用从而引起原副边共通，甚至烧机。笔者就曾遇到此类炸机情况，大都发生在起机的瞬间就炸机，原因也是绞了不少脑汁才找着。。。所以电容虽好，但可不要贪杯，哦，不是，不要太大噢。建议值为2.2nF. 元件取值是个学问，不是越大越好，也不是越小越好，得有一个合适的值，张飞老师也经常在他的视频里细讲过各类元器件的取值问题。

三：如何监控次级侧电压

很多市场的PSR充电器基本都是PFM的，当进入轻载或者空载后，输出频率会很低，例如满载是60KHZ,那么空载时才100HZ，PSR对输出电压的采样机制是这样：只有打出脉冲并等待次级侧消磁的那一刻才知道次级的输出电压是高了还是低了，然后再调控。所以会有下面的现象产生：空载稳态的时候风平浪静，工作频率很低，100HZ才打个脉冲出来，突然一道闪电划过空中！噢，不是，是忽然将输出电流从空载切换到大载甚至满载，那么输出电压会有一个很大的下降，只能等到下个周期可能是100HZ以后原边芯片才能察觉到，这么慢的反应实在不能忍啊（这时SSR碾压而过，没办法，谁叫SSR天生带有TL431+光耦的组合呢？次级侧有什么风吹草动立马能通知原边）

针对这种情况，我们可以用整流芯片VCC pin来监控输出电压，例如当输出电压低于某个设定的阀值如5.25V，就赶紧把这情况告诉原边芯片，让原边赶紧打出脉冲！可是怎么通知到原边呢？次级侧芯片又没有手机，也没有光耦的，还和原边芯片隔着个变压器。。。等等，变压器，变压器不就是传递信号耦合信号的好手吗？对，我们可以通过变压器告诉原边芯片！变压器通常是耦合电压信号的，如果我们将次级侧MOS闭合一下，输出电压就可以夹在次级侧电感上，然后原边绕组上不就有电压了吗？然后原边芯片的FB引脚通过辅助线圈绕组感应到电压就可以立马打出脉冲啦。

恩，想法是好的，只是一下子把次级侧MOS直接导通有点猛，次级侧上的能量太大，从输出电容上吸收的能量过多，而且充电器会测试输出端的反向漏电流测试，这么一搞，该测试应该过不了。。。那怎么办？没事，不是说能量太大吗，那就能量小点好了，于是在芯片里面我们又集成了一个RDSON较大的MOS（图2黄色圆圈内），和MOS还串联了一个电阻然后再连接到VDET PIN,再由VDET PIN连接电阻到DRAIN PIN，由这个RDSON大的MOS导通就可以发出我们想要的但又不至于太大的信号啦。具体的信号传播波形如图7：

图7

当输出电压Vo低于阀值Vtrigger时，次级侧小MOS以tosc（30us左右）周期性的导通关断从而引起一股一股的电流脉冲Ipulse，通过变压器耦合到原边的FB PIN上后产生若干个小幅度的Vpulse，只要有一个Vpulse高于原边认定的阀值电压如83mv,那么原边就立刻打出脉冲补充次级侧能量同时监控次级侧电压。如此甚好，可是还是那句老话，次级侧消磁完后又会有RING产生，原边的FB PIN是如何区别这是RING呢还是副边CALL过来的脉冲呢？咦，这个问题是不是似曾相识？这里请大家想一想，以后有机会我再写篇文章讲这个。

上面这么一个次级侧联通初级侧的机制又会导出另一个副产品：当进入极轻载或者空载时，我们完全可以把控制权交给次级侧，让原边芯片睡觉去！（把原边芯片内的各个模块关掉）只留下FB的检测模块醒着就行了（好处是可以降低芯片的功耗），一旦检测到Vpulse就醒来只以最小的Ilimt通过原边MOS温柔的打出一个脉冲把能量传给次级，然后原边芯片接着睡觉！这样次级侧电压就算没有假负载，空载时输出都不会飘高了，综合而来降低了待机功耗，降低了对假负载的依赖。这时空载的输出电压就等于Vtrigger电压。

可是原边芯片总是要消耗VCC电容上的电荷的，如果空载时次级侧输出电压很稳定，一直没有降到Vtrigger值，那么原边VCC电容上的电压会一直下降直到触发原边的UVLO（欠压重启），这时次级侧再打脉冲过来原边就可不会理睬了噢，因为原边自身还要经过一个漫长的VCC电压重启过程。那么怎么避免原边VCC重启呢？我们又得强行增加一个导通周期时间Tdis(30ms),也就是说在高于Vtrigger的情况下每隔30ms，不管你Vo有没有降到Vtrigger，我都要强行打出一个脉冲来把原边唤醒，不为别的，就为给VCC电容供电用。不过这样空载时输出电压可能就大于Vtrigger了，如果想要输出电压降下来，可以适当降低空载时的Ilimt。什么？不会降？增加电流检测电阻Rcs的阻值就好了，又或者减小变压器感量，实在不行你就适当地加点假负载吧。

现在咱门谈谈满载切换的小载甚至空载的情况，满载切换至小载必然在输出端引起一个Overshoot,这本质上一种多余的能量，如果能有个路径把这多余的能量泄放掉就好了。于是我们在芯片内部又集成了一个泄放MOS管，图2黑色圆圈内的MOS管就是了，当输出电压高过某个阀值Vdis如5.35V，VCC pin会从输出电容拉一股Idis大约3mA的电流，如果3mA依然拉不住overshoot上升的势头，当输出电压高过了Vovp如5.8V，那么重典治乱！VCC pin直接拉进Iovp大约100mA的电流来大力压制overshoot向上的趋势，可是100mA电流通过20Ohm电阻到VCC pin的，压降很容易都有2V，又低于了Vovp阀值，又会导致关断泄放MOS。。。有人会说去掉这20ohm电阻，那你去吧，ESD打的过就行，如果不去还有什么办法呢？贴心的芯片已经想到了，OVP一旦触发先持续个tovp_last大约2ms的放电时间, tovp_last过后停止泄放然后检测VCC pin电压，如果还是高过Vovp那么再持续tovp_last时间接着放电，直到电压降到Vovp以下。所以Vovp功能是抑制overshoot的好帮手，而Vtrigger是抑制undershoot的好利器，这两个功能各司其职，便很好的解决了PSR固有的动态响应的问题。

顺便说一下overshoot如果高过于Vovp，次级侧芯片便会停止call ring给原边芯片，为什么停止打脉冲？次级侧电压已经很高了，再让原边芯片打脉冲传能量给次级侧不是添堵吗？这时如果你遇到满载切空载后，输出电压直线下降到spec以下的问题，不要太惊喜，那是因为次级侧如火如荼的高压，但是原边vcc电容却是冷清清的低压，而且次级侧还不打脉冲唤醒原边了，所以长此以往原边芯片直接罢工进入uvlo了。。。。

附上图8让大家更直观的了解我上面所讲的整个过程（Von是芯片的工作电压3V左右）：

图8