IC设计工程师必须要知道光刻的原因

在30多年的半导体制造历史上，最大的一个挑战就是跟上1965年摩尔做出的预测，即集成电路中的晶体管数目每两年翻一番。

为了实现这个目的，IC尺寸越来越大，而特征尺寸越来越小。有两个方法来减小特征尺寸，一是减小用来刻印特征到晶圆的激光器波长，一是调整成像设备的数值孔径，使得晶圆上的成像更加清晰。

但是当特征尺寸低于光源波长时，从248nm的光刻工具开始情况有了改变。当尺寸小于激光波长时，图像开始失真，难于光刻。另外，有时临近图像还会变形。

而更小波长的研发却停滞于193nm，很多人在研究超紫外线（EUV）试图扩展193nm光刻的能力。目前，EUV离就绪还有5到15年的时间。

事实上，由于成本，EUV可能永远不会就绪。光刻的所有决定最终都归结到成本，业界还没法在适当的成本下推出这样的精度。

除了波长，关于精度的另一个因素就是光刻工具的数值孔径（NA）。一个通用的提高NA的方法是利用水来做浸液式光刻。

从光刻的角度看设计的难度，光刻师将特征尺寸代入一个公式：波长/NA=k1，此处k1是比例后的精度，也是光刻难易程度的一个表征。k1越大，光刻就越容易，k1越小，光刻就越难。浸液式光刻可以可以使NA大于1，但是还是会碰到困难，所以提高精度必须采用低k1的方式。

设计过程中低的k1就代表光刻越难，光刻对一些设计细节变得越来越敏感，所以在设计时必须制定很多限制条件，而现在的设计规则变得很复杂和繁复，设计者想要得到一个完美结果很困难。

最近几年的设计都会很受限，因为激光波长的减低在未来3到4年不会发生，采用浸液式光刻来提高数值孔径也已经很充分了，所以接下来几年都会继续使用193nm。想要降低特征尺寸，只能折衷设计。

同时，设计规则也很脆弱，它们对设计者来讲变得不再易于配置和遵循，所以在过去的5年里规则表很明显没有完全被依照。

那么该怎么办呢？要保证光刻师建立一个良好的设计规则表。并不一定要设计师成为光刻专家，也不一定要光刻师成为设计专家，但是主要的工作方向还是要健全光刻仿真，光刻师将他们的所知放入工具，而设计师可以利用这些数据，以此来分析光刻的难易程度。

建立这样的工具时最大的问题是工序问题。设计者需要在光刻制程确定制程节点前就布局标准单元，确定布局布线工具。比如你在用3年前TSMC提供的制程做设计，对于32nm，你必须在光刻到位前就开始设计，但是光刻制程能否在两年内到位是个问题，这个问题就会在生产开始前影响到设计流程。

事实上，随着45nm制程的推出，代工厂对于块cmos制程开始推荐限制性设计工具（RDR），要求采用先进的低功耗设计技术和设计为生产（DFM：design-for-manufacturing）工具，一些代工厂还推荐设计者采用概率分析工具，比如统计静态时序分析和统计功耗分析等来减低时序和功耗问题。

很明显，RDR的日子已经来到。

对于仿真技术也有一些问题要解决：你如何确保你仿真的是正确的东西？你如何确保输入参数就是你想要仿真的参数？对于光刻仿真OPC的供应商来讲，挑战在于如何利用光刻信息，它们是仿真成功的源泉。

在研究光刻对IC设计影响的原因以及继续缩减晶体管特征尺寸时，工程师或者降低光刻采用的激光器的波长或者增加成像工具的数值孔径。如本文的第一部分所述。

因此，半导体制造商不断减小激光的波长，从1980年的436nm到2001年直至目前的193nm。但是在248nm时，随着图形（patterning）开始低于光源的波长，这引起图像失真和其它一些相关问题。

但是，波长的缩短停留在了193nm，虽然已经有很多关于EUV光刻的研究想要来扩展目前的技术，但是据估计EUV在未来5到15年还不会就绪。

第二个提高特征尺寸可刻性的方法是增加光刻成像工具的数值孔径以及采用浸液式光刻。

第三个缩减特征尺寸的方法是目前半导体制造采用的两次图形曝光。这个方法虽然可以缩减尺寸，但是需要两次通过扫描器，将一个图形对半分为两个掩模。

两次图形曝光是可以有效倍增光刻间距的精度提高技术（RET），它被认为是在当前工具情况下将193nm浸液式光刻应用于32nm制程节点的主要方法，也是未来走向

EUV光刻技术的桥梁。

但是两次图形曝光有层叠限制，当将掩模对分时会有OPC问题，这会使得某些特征实现很困难。虽然有这些挑战，但是刻印的瓶颈对于图形来讲并不存在。因为两次曝光包含两次蚀刻，所以有一部分难度转移到了蚀刻和薄膜上。

因此，设计者、EDA公司、scanner供应商、芯片制造商以及设备提供商需要多方展开合作，通过EDA公司和设备提供商的合作，光刻仿真就被看作是解决从设计到制造问题的一个解决方法。EDA公司不仅仅只关注设计，还要考虑后期流片的问题。

关键问题是如何使得EDA工具完全明白制造的问题。各种工具的融合从65nm开始，还将随着分析和合并的需要一直到32nm流程。

随着光刻仿真的挑战，两次图形曝光对半导体行业设计方面的影响还不清楚，有些会比较明显，比如层的分解。目前已经有6层的两次图形曝光制程。明年预计这个问题会更加清晰一些。

另一个影响现今设计的问题是光刻引起的电子偏差现象以及与压力相关的系统缺陷。在设计方法学中这些数据如何应用以及对时序的影响都还是问题。

另外，光刻引起的电子问题如何到时序和功率泄漏中也正在研究。Cadence和合作伙伴的研究表明如果直接将65nm设计技术移植到45nm，20%的时序关闭，泄漏偏差增加了300%。这不再单单是EDA的问题，设计师需要利用制造的数据以便于更好地设计芯片。

对于45nm以及更小的16nm，诸如基于模型的化学物质平面化（CMP）等问题需要找到新的方案。应力问题也需要被关注。对于P或者N沟道器件应力对参数的影响很明显。

Synopsys对此在开发一个叫“虚拟制造环境”，它采用了光刻仿真技术并集成了对最终图形定义的蚀刻。这个环境考虑到了热制程、移植等问题，它不仅仅是光刻的仿真，还力图将仿真反馈到方法学中。Synopsys认为从制造反馈到设计的消息越多，一个设计的稳健程度就越大。

总之，业界为了赶上摩尔定律的预测而不断开发新技术，这使得以前很少合作的人们走到了一起。