关于一种基于HDMI2.0的编解码器的设计

0 引言

HDMI是一种专用型数字化接口，可同时传送音频和视频信号。HDMI组织在2002年12月9日正式发布了HDMI1.0版标准，标志着HDMI技术正式进入历史舞台，并于2009年6月5日发布了HDMI1.4版标准[1]。2013年9月4日，HDMI2.0版标准发布，大大增强了对4 K超高清传输的支持[2]。

随着HDMI的应用范围不断拓展，国内外学者与技术人员对其设计及应用研究等工作仍在不断深入[3]。在液晶显示器、液晶电视、高清相机及录像机等消费电子领域，HDMI接口已经成为主要的应用标准之一[4]。该接口可直接同时实现全数字高清影音信号及控制命令数据的高性能数字接口[5]。

根据HDMI2.0版标准的编解码算法，提出了一种编解码器设计。在Quartus II软件平台上，使用综合和布局布线工具，将设计电路生成可烧录文件，并将其下载到FPGA开发板进行原型验证，最后给出验证结果和分析。

1 HDMI接口概述

HDMI接口的高速传输通道是由一个时钟通道和3个数据通道组成，如图1所示。其中，时钟通道用于传输HDMI像素时钟，数据通道用于传输视频数据、控制数据、音频数据和辅助信息[6-7]。

HDMI发送器会先将输入的数据流进行编码，然后再传输给HDMI接收器。HDMI接收器会先将接收到的数据进行解码，再将解码后的数据流输出[8]。

在HDMI标准中，根据不同传输周期，数据的编码方式也不同，分别为视频数据编码、控制周期编码和可纠错编码[9]。HDMI2.0版标准的编码方式如表1所示。

HDMI1.4和HDMI2.0编码方式的不同之处在于：(1)视频数据周期保护带，HDMI2.0采用的是视频数据编码，而HDMI1.4采用的是固定值；(2)数据岛周期保护带，HDMI2.0通道0采用的是可纠错编码，通道1和2采用的是视频数据编码，而HDMI1.4采用的是固定值；(3)控制周期，HDMI2.0中非加扰控制周期采用控制周期编码，加扰控制周期采用查找表，而HDMI1.4只采用控制周期编码。

2 编解码器设计

2.1 编码器设计

编码器设计架构如图2所示，根据输入信号确定HDMI发送器状态机，然后根据不同状态机选择相应的编码方式。

当HDMI20使能为低电平时，编码器工作在HDMI1.4模式，将传输周期划分为视频数据周期、数据岛周期和控制周期。在视频数据使能为高电平期间，状态机为视频数据周期，在音频和辅助信息使能为高电平期间，状态机为数据岛周期，并且在视频数据周期前面2个时钟周期为保护带，在数据岛周期前面和后面2个时钟周期为保护带，其他传输周期则为控制周期。

当HDMI20使能为高电平时，编码器工作在HDMI2.0模式，将传输周期划分为视频数据周期、数据岛周期、加扰控制周期和非加扰控制周期。非加扰控制周期占用8个时钟周期，其他的传输周期与HDMI1.4模式一致。根据表1和表2中的编码方式，分别对不同传输周期的数据进行编码，然后输出3个数据通道的编码数据。

编码器数据流程如图3所示。当HDMI20使能为低电平时，输入数据流选择HDMI1.4模式编码，当HDMI20使能为高电平时，输入数据流选择HDMI2.0模式编码。

2.2 解码器设计

解码器设计架构如图4所示，根据输入信号确定HDMI接收器状态机，然后根据不同状态机选择相应的编码方式。

首先，根据输入数据中0和1跳变次数大于等于7来区分出控制周期编码的位置，再根据控制周期编码连续占用的时钟周期个数来判断HDMI20使能，HDMI1.4的控制周期编码占用12个时钟周期以上，HDMI2.0的非加扰控制周期编码占用8个时钟周期。

当HDMI20使能为低电平时，解码器工作在HDMI1.4模式，如果控制周期的序文为0001，则下一传输周期为视频数据周期，如果控制周期的序文为0101，则下一传输周期为数据岛周期。

当HDMI20使能为高电平时，解码器工作在HDMI2.0模式，先通过查找表将加扰控制周期的数据解码，再通过控制周期的序文来判断下一传输周期，方法同HDMI1.4模式。

解码器数据流程如图5所示，当HDMI20使能为低电平时，输入数据流选择HDMI1.4解码模式，当HDMI20使能为高电平时，输入数据流选择HDMI2.0解码模式。

3 FPGA原型验证

3.1 验证平台设计

本文的FPGA验证平台如图6所示，首先，由测试激励产生模块提供输入数据流，连接到编码器模块的输入接口。其次，编码器模块生成的编码数据连接到解码器模块的输入接口。最后，将解码器的输出数据流与测试激励产生模块提供的输入数据流进行比较，验证数据是否一致[10]。

3.2 验证结果

根据上述FPGA验证平台，采用硬件描述语言Verilog HDL，在Quartus II 15.0软件平台上，对设计代码进行综合和布局布线，生成可烧录的配置文件，并下载到Stratix IV EP45GX530KH40C2 Altera FPGA开发板上。利用逻辑分析软件Signal Tap抓取相关测试信号，输入输出信号的定义与图6一致。

如图7所示，当输入信号h2_enable为低电平时，编解码器工作在HDMI1.4模式下。输出信号与输入信号中间有5个时钟周期的延迟，是因为编码器和解码器各占用2个时钟周期，数据从编码器传输到解码器占用了1个时钟周期。由图7可见，输出信号与输入信号一致，在HDMI1.4模式下编解码器设计正确。

如图8所示，当输入信号h2_enable为高电平时，编解码器工作在HDMI2.0模式下。输出信号与输入信号中间有5个时钟周期的延迟，是因为编码器和解码器各占用2个时钟周期，数据从编码器传输到解码器占用了1个时钟周期。由图8可见，输出信号与输入信号一致，在HDMI2.0模式下编解码器设计正确。

设计中选用Altera 公司Stratix IV系列器件EP45G-X530KH40C2，编解码器电路的资源使用情况如表2所示。

4 结论

本文根据HDMI2.0版标准中编解码算法的定义，设计了一种编解码器，并向下兼容HDMI1.4版标准，最终在FPGA平台上实现了原型验证。

验证结果表明，本设计正确实现了编解码器的功能，满足HDMI标准的要求，占用逻辑资源少，可应用于系统设计中。