quartus原理图输入设计方法攻略及下载破解教程

Quartus概述

Altera Quartus II 作为一种可编程逻辑的设计环境， 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。当前官方提供下载的最新版本是v17.0。

Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。

Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。

quartus下载及破解教程

1、下载quartus ii 13.1官方文件包，为了避免安装包完整及含有device，最好去官网altera下载，不要用某些人云盘里的。

2、进入官网后，找到下载选项，见上图，在弹出界面选择软件选择助手， 选择 quartus ii 13.1并点击下载，如下图，下载方法建议选择直接下载。为了避免device安装的麻烦，建议直接下载组合文件，点击下载后，它会要求你登陆altera账号，用邮箱注册一个即可，这里不赘述。

3、由于文件比较大，下载可能需要点时间，这是就看看书呗，下载好后，用解压软件解压rar，解压好后，双击setup（这里的setup为windows批处理文件），等待弹出安装界面，然后一直点next即可，由于很简单，不赘述。

4、安装时间较长，大概需要二十多分钟，这是我们可以去下quartus破解器，毕竟不能浪费时间。由于给出链接会被封，我就不贴出链接了。你直接搜索Quartus_13.1_x64破解器（64位版本），下载一个即可（建议下载靠前的）。

5、下载好后，软件也差不多装好了，双击打开下载好的Quartus_13.1_x64破解器，点击应用，它可能提醒你未找到该文件，点击确定查找该文件，如你安装quartus时，软件位置是默认，那么该文件一般在C：altera13.1quartusin64目录下，选中该后缀为dll的文件，点击打开，再点击保存，这是你可以看见破解器提示补丁运行完毕。

6、点击退出后，破解器会要你打开一个bat文件，选择用记事本打开，然后将里面的××××××××××××全部替换为你的网卡号，保存后，quartus即破解成功。

7、那么怎么知道自己的网卡好呢。打开quartus，选择tools-license即可获取网卡号（注意：网卡号有多个，只需要复制一个即可）。

quartus原理图输入设计方法攻略

1、这里我们默认您已经新建好了工程，在【File】菜单下点击【New】，即弹出用户设计建立向导，在【New】中选择【Design Files】-【Block Diagram/Schematic File】原理图文件输入

2、

3、

4、建立原理图设计文件

5、调用参数化元件，在绘图区双击鼠标左键，即弹出添加符号元件的窗口

6、分别调用输入端口“input”和逻辑器件“74138”

7、绘图控制操作，使用缩放工具按钮后，请切换回按钮（选择及画线工具），才能对绘图进行编辑。

8、从符号库中调出需要的输入、输出端口，排放整齐

9、完成画线连接操作（鼠标放到端点处，会自动捕捉，按下左键拖动到目标处，释放后即完成一次画线操作）

10、鼠标左键双击端口名，如图示74138电路Y7N端所示，直接输入用户自定义的名字即可。74138逻辑测试电路原理图设计完毕！

11、在下拉菜单【Processing】中选择【Start Compilation】，启动全程编译

12、全程编译分析报告：

13、选择Processing/Start Compilation，自动完成分析、排错、综合、适配、汇编及时序分析的全过程。

14、编译过程中，错误信息通过下方的信息栏指示（红色字体）。双击此信息，可以定位到错误所在处，改正后在此进行编译直至排除所有错误；

15、编译成功后，会弹出编译报告，显示相关编译信息。

16、QuartusII的编译器由一系列处理模块构成；这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置，以及时序分析；

17、在这一过程中，将设计项目适配到FPGA/CPLD目标器件中，同时产生多用途的输出文件，如功能和时序信息文件，器件编程的目标文件；

18、编译器首先检查出工程设计文件中可能的错误信息，以供设计者排除，然后产生一个结构化的网表文件表达的电路原理图文件；

19、工程编译完成后，设计结果是否满足设计要求，可以通过时序仿真来分析；建立波形矢量文件

20、添加引脚节点，选择菜单【View】-【Utility Windows】-【Node Finder】命令

21、在Filter下选择“Pins：unassigned”，再单击“List”，列出引脚端口

22、在Nodes Found下方的列表下选择所列出的端口，将其拖放到波形文件的引脚编辑区

23、设置仿真时间长度，选择菜单【Edit】-【End Time】命令，默认为1us，这里将其设置为100us

24、设置仿真时间周期，选择菜单【Edit】-【Grid Size…】命令，默认为10ns，由于竞争冒险的存在，在仿真时信号波形和大量毛刺混叠在一起，影响仿真结果，因此，这里设置为500ns

25、编辑输入端口信号，使用窗口缩放（左键放大，右键缩小）把波形缩放到合适程度

26、启动时序仿真，在下拉菜单【Processing】中选择【Start Simulation】，分析波形可见，与74LS138功能真值表一致，结果正确

注意事项

1、QuartusII通过“工程（Project）”来管理设计文件，必须为此工程创建一个放置与此工程相关的所有设计文件的文件夹；

2、此文件夹名不宜用中文，也最好不要用数字，应放到磁盘上容易找到的地方，不要放在软件的安装目录中；

3、建立完工程文件夹后再进行后续操作……