芯片新趋势摩尔定律的终点-电子发烧友网

持续集成不再是半导体的自然发展方向。需要发生什么才能使它变得更容易？

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只是因为可以做的事情并不总是意味着它应该完成。半导体行业的一个领域正在学习如何继续保持芯片集成的不利方面。与此同时，另一个小组刚刚开始看到将功能整合到单一基板上的好处。

一直遵循摩尔定律并将工艺技术曲线降至7纳米的公司不得不重新考虑他们的许多选择，尤其是如果内容包含任何高速模拟信号。但即使是完全数字化的芯片也存在问题。

与此同时，寻求成本敏感，电池供电的物联网边缘设备的公司正迅速从集成在板上的标准部件制造的设计转向结合MEMS，模拟，RF和数字的SoC。他们以非常可控的速度跟踪技术曲线。当他们在考虑芯片集成时，他们非常担心IP中额外的不需要的功能。

摩尔定律的终点

摩尔定律已经为半导体行业提供了五十年的动力，尽管技术上没有终点，但它肯定会在经济上放缓。

“虽然我们仍然拥有摩尔定律的密度优势，但我们现在关注的是性能，功耗和成本之间的权衡，”Cadence设计系统IP集团业务开发总监Tom Wong说。 “在28纳米以下，由于工艺技术的复杂性，设计成本猛增。我们现在处理光刻效应，多图案化和finFET设计，以及许多其它技术挑战。看看28nm与16nm与10nm的掩模成本，我们敢问7纳米掩模的价格是多少吗？“

各个领域的成本都在上涨。 “移动到下一个工艺节点的优势在于性能和功耗更低，”Rambus公司内存和接口部门副总裁Hemant Dhulla说。 “巨大的缺点是流片和掩模的成本。当你从一代工艺升级到另一代工艺时，它的成本会大幅增加。这不是线性增长。没有太多的公司可以承受7nm的流片成本。“

持续缩放的挑战

还有另一个组件需要花费资金。 “更多的功能增加价值，但也导致芯片面积增加，从而导致产量下降和成本增加，”ARM研发部门主管兼技术总监Rob Aitken补充道。

尽管一些市场对成本不敏感，并且愿意允许芯片面积增长，但它们正在达到极限。 “总会有一些公司推动新代工技术的领先优势，因为他们可以利用更多的晶体管以及他们从一代工艺升级到另一代工艺获得的节能优势，”Dhulla说。 “他们真的试图推动尽可能高的系统性能，并且他们能够为他们的产品收取高昂的价格。所以在很大程度上，成本是次要问题。即便如此，他们可能无法将整个设计纳入芯片中。因为你可能会遇到两种限制。一种是光刻尺寸限制，另一种涉及I / O限制的设计。“

光刻尺寸限制了可以使用单个掩模曝光的芯片表面积的量。这是由光刻设备设置的，它定义了可以暴露的最大尺寸，而不会由于掩模中的变形或瑕疵造成错误。如果要制作更大尺寸的芯片，则需要使用不同的掩模组进行多次相邻曝光，所有这些都必须精确对齐。

Aitken指出：“新的封装和组装选项扩大了解决方案的空间，允许复杂的设计对于分划板来说太大 - 或者单芯片产量会低得令人无法接受 - 可以分成几个芯片，”Aitken指出。

直到最近，成本阻止了使其成为一个可行的解决方案。 “当你使用7nm和5nm芯片时，尽可能在老旧技术上分配尽可能多的东西是有道理的，”ArterisIP首席技术官Ty Garibay说。 “7nm和5nm非常昂贵，因此在成本范围内有足够的空间来优化。它使您可以将产品的关键部分优化为最适合的工艺流程。“

另外，新工艺节点对模拟不利。 “业界已经知道某些东西不能很好地扩展，”SRF Technologies和Certus Semiconductor总裁Stephen Fairbanks补充道。 “数字可以缩放，但模拟不行。例如比以往任何时候都更具有模拟特性的传感器，高电压传感器和脉宽调制电源以及直流对直流转换器 - 当你使用finFET技术时，这些都不能很好地集成。“

但这并不意味着模拟是不可能的。 “关于finFET器件满足高速模拟内容所要求的速度仍存在争议，”Synopsys DesignWare模拟和MSIP解决方案事业部高级营销总监Navraj Nandra解释道。 “射频领域的从业者看到更多的电容与finFET结构，这限制了器件的转换频率。但人们仍在用finFET进行创新，并计算出制作鳍片（fin）的高度，如何减少晶体管上的鳍片数量，以及可能改变器件性能的其他事情。但一般的学校认为，如果你想要高性能射频，你最好将无线电的那部分放在片外。“

只要这成为可能，它就会提供更多的选择。 “如何在针对数字逻辑设计的过程中针对超高性能模拟或低功耗模拟进行优化”，Garibay提出的问题。 “开发人员将更加容易问到如何以不同的方式解决问题，而不是越来越难，因为上市时间本身就是成本函数。”

这些问题在芯片规划过程中越来越频繁地出现。 Cadence的Wong补充说：“SoC的新特性不利于集成在同一芯片上，因为它们具有RF，无线或MRAM等特定要求。” “一些功能可能需要砷化镓，氮化镓或其他深奥的工艺，而主流功能将继续依赖大批量的CMOS。我们已经看到从PolySiON向HKMG过渡到finFET，现在开始看到EUV的首次实施。我们距离3nm还差得很远，那里将会有另一项重大技术转向碳纳米管或栅极全面FET（gate-all-around FET）技术。“

金属栅极改善与多重耗尽相关的电容和驱动电流的改善。来源：Intel / MIT

Dhulla提供了一个已经成功使用的dis-integration的例子。 “当你需要很多串行/解串器时，你可以选择使ASIC具有逻辑，并且可以将串行/解串器作为脱芯的小芯片。 SerDes确实消耗了相当大的功率，因此您可以通过分散集成创建更多的电源管理解决方案。“

这就是为什么高级封装最近取得了突破。 “新的封装能力能够实现异构结构，从而为射频/模拟，存储器和高性能数字组件提供更好的隔离和有针对性的处理，这也可以引入新的电源和能源管理方法，”Aitken补充说。 “采用这种方法仍然存在成本和复杂性障碍，但我们预计随着时间的推移这种方法会变得更加容易。”

摩尔定律为物联网开辟了道路

尽管可能会为最先进的工艺节点构建问题，但其他市场刚刚开始走向SoC。 Certus公司的费尔班克斯说：“在先进的工艺节点上，存在分散集成问题，但在40纳米和65纳米稍大的节点处，集成了先前在180纳米处集成的功能。” “每个人都在试图找到功能，成本，功耗和性能之间的平衡点。”

芯片铸造厂（既芯片代工厂）正在回应。 “代工厂正在改造55nm和40nm工艺节点，并为逻辑库提供厚氧化层器件，以提供低得多的泄漏电流，”Nandra说。 “他们正在添加嵌入式闪存。新的40nm工艺可能具有集成嵌入式闪存的泄漏库非常低，这两者都是物联网设备所需的技术。他们也希望在MEMs设备中进行封装。其中许多是低速应用，需要延长电池寿命。“

“台积电刚刚发布了一款采用BCD技术的65纳米处理器，”Fairbanks补充道。 “GlobalFoundries也是这样做的。他们正在将更多的高电压功能与旧数字电路集成在一起。 180nm是今天的流行的工艺节点，因为您可以将许多高电压和双极技术与180nm数字集成在一起。我预计公司会希望整合稍好于180纳米的数字工艺，所以我们看到了对65纳米的需求推动。“

边缘计算平台。来源：NTT

就像其他部分一样，内容也会增长。 “我们希望在边缘和枝叶设备上看到越来越多的功能和复杂性，”Aitken说。 “这将允许进行更多的本地化处理，以便减少延迟和对带宽的要求，而不是全面云端方法。”

但这并不意味着他们停止关心面积。 “我们看到的一个因素，尤其是在更成熟的节点上，是用于物联网组件的精心设计的芯片，”西门子公司Mentor的Caliber DRC应用市场总监John Ferguson说。 “最终，他们不需要大量复杂的模具，而是可以专注于非常小的模具以达到特定的目标。”

Nandra提供了一个寻找更精简的物联网IP示例。 “我们必须重新设计我们的USB 2 IP，以便为40ULP IoT设备消耗更少的面积。为了达到更小的面积和更低的功耗，在某些功能中存在权衡。某些功能已被删除，其他功能（如电池充电）已添加。代工厂不仅改造了他们的超摩尔技术，而且IP供应商不得不重新考虑一些架构，以将面积和功率数量纳入这些市场的有用范围。他们仍然需要USB 2，但他们不需要480MB / s。他们关心他们需要的数据速度的最佳功率和面积。“

他们也在更密切地审查知识产权（IP）。 Ferguson说：“仍然需要一个好的，值得信赖的IP。 “主要的区别在于，以前可能有一部分IP可用于各种SoC，现在它可能更具有功能性。”

工具也可以帮助删除浪费的逻辑。 “较少的晶体管和开关节点直接转化为较低的平均功率和动态功耗，并降低了峰值电流，”Baum首席执行官Andy Ladd说。 “当采取这种方法时，理解和分析功耗的方法至关重要。否则，设计师无法理解其功能和功耗之间的权衡是否符合项目目标。 EDA社区需要提供技术，以在设计周期的早期实际场景下精确分析功耗。此外，IP提供商必须提供IP块的功率模型，这些模块被用作基于SoC的设计的基础，以便设计人员可以使用不同的IP配置进行即插即用，从而优化功耗与功能。“

创建具有代表性的场景是即将批准的便携式刺激标准的目标之一。 “过去，系统级测试必须由人工创建，并涉及编写能够在设计中的处理器上运行的代码，”Breker Verification Systems首席执行官Adnan Hamid说。 “这是困难的，耗时的，并且对当今设备支持的复杂用例的覆盖率非常低。通过便携式刺激，可以快速方便地创建具有代表性的场景，从而能够评估IP选择和功率优化策略。“

有人问，是否分散集成也可能是物联网的有效选择。 “使用XPoint，Optane，MRAM或ReRAM等下一代NVM技术，您无法在该技术中构建逻辑，”Garibay说。 “因此，我将进行2.5D或3D堆叠，快速有效地获取逻辑，并利用这些新技术。”

集成的问题

通过去集成，创造了一种新的集成挑战。 Rambus的Dhulla指出：“在一个无法将所有东西都集成到一块芯片的环境中，你必须在多个芯片上设计和分割整个功能，并且这些芯片如何相互连接在战略上变得非常重要。” “在概念上，小芯片似乎是合乎逻辑和吸引人的。挑战在于小芯片和ASIC之间的接口。广泛采用小芯片的一大挑战是具有成本竞争力的封装。多家工厂需要解决这个问题并提供更好的封装解决方案。“

Garibay说，这不是一个技术问题而更像一个商业模式问题。 “英特尔有优势，因为他们自己生产芯片的所有部分。当您从多家公司的芯片中创建2.5D或3D系统时，停止创新的事情就是找出死掉的多芯片系统的原因。尚未有一款能将两种不同公司产品结合的产品投放市场。这是根本问题。没有人可以同意，当你有一个可能会死亡的组合芯片，谁支付它？“

这种新的整合水平也创造了机会。费尔班克斯说：“虽然存在一些分散集成，但它们之间的I / O接口正变得高度专业化。 “如果你使用现成的标准I / O，你会做出牺牲。它可以优化功耗或面积或适用于多种标准和功能。您尝试添加到芯片中的功能越多，您在I / O中需要的功能就越多。我们看到的集成度越高，我们就越想优化I / O，以实现诸如占用空间和功耗等事情。无论是更多的集成还是去集成，I / O专业化变得越来越重要。“

这就创造了自己的一系列问题和优势。 Fraunhofer自适应系统部门工程系统集成经理Andy Heinig说：“新型封装类型可以减少I / O引脚的必要空间。 “在层压板上使用100μm铜柱的芯片可以在小面积内实现大量I / O。而且，扇出技术只需很小的额外成本就可以增加I / O的面积。但是肯定的是，这种集成方法需要早期的芯片和封装规划，以及EDA工具的设计支持。我们与客户的经验表明，在产品定义阶段或不久之后，I / O发生最大可能的优化潜力。如果在芯片已经设计好的情况下完成，那么就没有什么可以优化的。“

封装基础设施变得越来越重要。 “历史上，围绕设计套件和EDA验证的要求非常低，”Ferguson说。 “我们现在开始看到这方面的重大变化，甚至OSAT也加入了确保整个生态系统设计完整性的概念。”

另一个需要解决的问题是缺乏适用于芯片间通信的通信协议。 “HBM2今天是默认的，”加里拜说。 “英特尔/ Altera Stratix 10使用HBM2作为客户可接受的端口，同时还定义了两种专门针对数据移动优化的协议。我认为在2.5D和3D领域中存在可以实现芯片的互操作性的IP差距。根据协议调整公司对于高针数3D是有用的。“