关于基于FPGA的多模式数字匹配滤波器的设计与实现

0 引言

数字匹配滤波器是直接序列扩频通信系统中的关键部件，可以通过编程实现接收端同步和解扩，提高通信系统数字信号处理能力。本文设计了一种多模式数字匹配滤波器，通过模式切换，提高扩频通信系统有效性和可靠性。

FPGA是在可编程器件的基础上进一步发展的产物，它是作为专用集成电路领域中的一种半定制电路而出现的，使用非常灵活[1]。本文采用FPGA设计数字匹配滤波器，成本较低，系统性能更高。

1 数字匹配滤波器原理

数字匹配滤波器主要完成两个序列之间的相关运算。设DSSS的伪随机序列{ci}={c0，c1，…，cN-1}，它也可以表示为式(1)：

其中，gc为门函数，Tc为伪随机序列码元宽度，ci为伪随机序列chip，取值0或1。DMF冲激响应为式(2)：

该冲激响应是一段码长为N的编码序列，码型与扩频的伪随机序列相同，顺序与之相反。设用于传输的数字信号码元为{an}，经过DSSS后进行传输，不考虑噪声，接收端接收到的扩频信号为式(3)：

当t≠Ts时，DMF与接收到的信号不相关，y(t)的值较小[2-3]；当t=Ts即接收到的信号与冲激响应序列相位对齐时，y(t)取得最大值，DMF输出一个相关峰。由此可判断DMF是否匹配以及何时匹配，从而检测出码字信息并进行同步。

传统DMF结构如图1所示。移位寄存器个数等于输入码元长度N。DMF将接收数据以码元速率进行移动，在对应时刻，乘法器将移位寄存器中的码元与滤波器的抽头系数相乘，共需要N个乘法器。接收码移动时，DMF每一时刻输出一个相关值。当移动到两个码元序列相位对齐时，相关结果会有一个峰值输出，检测到这个峰值就能获得定时信息，从而使本地扩频序列与接收信号同步。

2 多模式DMF原理

DSSS通信系统原理方框图如图2所示。发送端扩频码发生器产生特定长度伪随机序列对输入信号进行扩频，扩频信号经调制后发送到接收端，扩频码发生器先产生一个与发送端伪随机序列同步的本地伪随机序列，经反转和对极后对接收信号进行相关解扩，然后经解调和采样判决输出。

扩频通信系统传输信号的带宽远大于被传输的原始信息信号的带宽，而且传输信号的带宽主要由用于扩频的伪随机序列决定。

以BPSK调制DSSS通信系统为例，选取4种不同长度(N=32，64，128，256)伪随机序列进行扩频，通过仿真得到发送扩频信号双边带功率谱密度波形如图3所示。从图中可以看出，DSSS通信系统扩频比不同，传输信号带宽也不同。假设信号输入码元速率为Rb，那么经过DSSS后chip速率为式(5)：

因此，扩频比越大，伪随机序列chip速率就越高，发送信号频带宽度就越宽。但是，伪随机序列chip速率越高，对扩频码发生器电路要求越高，系统工作频带越宽，要求调制器和混频器在宽频带内保证一定线性度在工程上很难实现。因此，直接序列扩频通信系统扩频比的选取受多个因素的影响。

在信息理论中，香农的信道容量公式为式(6)：

表明了信道无差错传输信息的能力与信道中信噪比和传输信息的信道带宽之间的关系。当传输系统信噪比下降时，可以通过适当增加信道带宽的方式保持信道无差错传输信息的速率，使信道在相同的容量下可靠传送信息，从而获得较低的信息差错率。因此，当传输系统信噪比下降时，可以通过适当增加扩频比保持扩频通信系统的稳定性[4]。

本文的设计是通过1个参数控制DMF切换，接收端DMF结构如图4所示。它接收到的是扩频信号，(a1，a2，…，aN)是输入扩频信号，(c1，c2，…，cN)取自本地码元寄存器中的“+1”和“-1”，分别对应码元高电平和低电平。这样，乘法运算变成符号运算,避免了乘法运算对资源的大量需求,运算速度也大大提高。如果发送端切换扩频比，接收端需要对DMF做出相应的模式切换，以实现对扩频信号的正确同步和解扩。这就是多模式的来源。

DSSS通信系统接收端在不同模式下需要根据发送端用于扩频的伪随机序列同步改变本地码元寄存器中存储的本地序列，因此与传统匹配滤波器不同的是，多模式DMF结构不固定，它会在不同模式下做出调整，从而能够实现对多种扩频信号的同步和解扩，提高扩频通信系统的有效性。

3 多模式DMF仿真

选取4种模式如表1所示,利用MATLAB作BPSK调制的DSSS通信系统仿真，DMF相关滤波后输出相关峰分别如图5所示。其中，发送端扩频信号和接收端本地码元的内插系数均为32。

从图中可以看出，理想情况下，这4种模式的DMF均能输出周期性相关峰，可以进行同步和解扩。理论上，提高发送端扩频信号和接收端本地码元的内插系数可以获得更加理想的相关峰，提高数字匹配滤波器同步捕获的精度。

4 DMF多模式实现

为了提高设计效率和系统性能，本文设计采用Xilinx公司Virtex-7系列XQ7VX690T型号FPGA芯片。整个扩频通信系统的各个功能模块通过Veilog HDL语言编写，采用modelsim进行功能仿真，并利用ISE 14.4软件进行综合和布局布线。

本文选取具有4种模式的DMF进行实现。由仿真结果可以得出，对于不同模式，可以用不同内插系数对发送端扩频信号和接收端本地码元内插。本文采用过采样替代发送端扩频信号的内插，理论上讲，过采样率越高，DMF同步捕获精度就越高，获得的同步点就越精确，但过采样率过高将直接导致计算复杂度提升，占用更多芯片资源[5]，为了节省硬件资源，本文选取4种不同过采样率和内插系数，如表2所示，保持4种模式下系统时钟频率不变，即：

本文选取输入信号的码元速率为Rb=128 Kbps，发送端扩频比分别为32、64、128和256，系统时钟频率选取131.072 MHz。

基于FPGA的DMF可以采用FIR滤波器结构来设计，在ISE14.4中带有高性能的FIR滤波器的IP核，可以方便的进行调用[6]。另外，由于数字匹配滤波器的抽头系数对输入信号进行的是符号变换，因此可以通过代码实现多模式DMF。为了实现对模式的手动切换，本文采用case语句调用不同模式对应的抽头系数，实现对输入信号的符号变换。然后通过10级“流水线”结构实现全并行加法器网络[7]。基于FPGA的多模式数字匹配滤波器的结构如图6所示。

通过实验测试并借助Chipscope工具观测DMF输出的相关峰。在4种不同的模式下，Chipscope测得的相关峰分别如图7所示。

图中显示，在实验测试环境下，基于FPGA的多模式数字匹配滤波器能够很好地实现相关滤波，产生明显的相关峰，而且图中各相关峰均是周期性重复出现的，证明本文的设计功能正确。因此，在同一个扩频通信系统中集成带有多模式的数字匹配滤波器是可行的。按照上述多模式方法实现的数字匹配滤波器使用方便，无需额外编程，仅仅通过一个参数便可以在同一个通信系统中获得多种模式，因此具有较好的应用场景。在无人机数据链路中可以采用多模式数字匹配滤波器，在下行链路中通过切换多种模式可以获得不同的通信效果，提高通信系统的有效性和可靠性。

5 结论

本文提出了一种基于FPGA实现的多模式数字匹配滤波器，它能够根据直接序列扩频通信系统发送端的扩频比切换接收端数字匹配滤波器的模式。相比于传统的数字匹配滤波器，多模式数字匹配滤波器可以在同一个直接序列扩频通信系统的接收端集成多种模式，实现对多种扩频比扩频信号的解扩，提高通信系统的性能。本文针对直接序列扩频通信系统基于FPGA进行了实验测试，验证了多模式数字匹配滤波器功能的正确性。