全加器逻辑电路图分析

全加器

全加器是一个能够完成一位（二进制）数相加的部件。我们先来看一下两个二进制数的加法运算是怎样进行的。两数相加，先从低开始，把对应位上的数相加，还可能有由较低位来的进位数。因此，除第一位外，每一位上参加运算的是三个数。所以，全加器应有三个输入端，分别对应着被加数、加数和较低位来的进位数。相加的结果，得到本位的和数以及向较高位的进位数，因此，全加器有两个输出端，一个对应着本位和数，另一个对应着向较高位的进位数。于是，全加器的逻辑框图如图19-18所示。

显然，本位和数H、本位向较高位的进位数J2，都是被加数A、加数B和由较低位来的进位数J1的函数，列表如表19-10所示。由此可得H和J2的逻辑表达式的析取范式为：

H= (A'∧B'∧J1)∨(A'∧B∧J'1)∨(A∧B'∧J'1)∨(A∧B∧J1)

J2= (A'∧B∧J1)∨(A∧B'∧J1)∨(A∧B∧J'1)∨(A∧B∧J1)

化简后得

H= (((A'∧B)∨(A∧B'))∧J'1)∨(((A'∨B)∧(A∨B')))∧J1)
= (H1∧J'1)∨(H'1∧J1)

其中

H1= (A'∧B)∨(A∧B')

而

J2= (A∧B)∨(H1∧J1)

为了用与门和非门电路构成全加器，将上式改写为

H1= ((A'∧B)'∧(A∧B')')'
H= ((H1∧J'1)'∧(H'1∧J1)')'
J2= ((A∧B)'∧(H1∧J1)')'

实现H1的开关电路如图19-19a所示；实现H的开关电路如图19-19b所示，它和图19-19a具有相同的结构，只是输入的变量不同；实现J2的开关电路如图19-19c所示。

图 19-19

把图19-19a、b、c所示的电路连接在一起，就构成一个完整的一位全加器电路，如图19-20所示。

如果是两个多位数相加，就要把多个全加器连接起来，构成加法器，图19-21是五位加法器的框图。