PCI总线从设备控制器的设计思路及验证结果分析

引言

随着星载电子系统复杂度、小型化需求的提高，片上系统（System on Chip SoC）已 经成为应对未来星载电子系统设计需求的解决途径。为了简化设计流程并且提高部件的可重 用性，在目前的SoC 设计中引入了称之为平台的体系结构模板,用它来描述采用已有的标准 核来开发SoC 的方法。本文所作的工作主要是按照建立SoC 集成设计平台的需求，根据当前 国际航天领域的技术现状，选择PCI(Peripheral Component Interconnect)总线作为SoC 集成设计平台所能提供的一种总线模块，根据可重用的IP（Intellectual Property）设计 思想对PCI 总线从设备控制器进行设计实现。

1 、PCI 总线从设备控制器的设计

1.1 控制器的基本功能

（1）数据传输功能：PCI 总线的传输包括PCI 与I/O 之间的传输(I/O 读和I/O 写)和 PCI 与存储器之间的传输(存储器读和存储器写)。

（2）错误检测与处理功能：在交易的地址段和数据段中，PCI 总线是被奇偶校验保护 的。在交易的地址段和数据段中，驱动AD 总线的设备负责为本阶段计算和提供奇偶校验位， 接收AD 总线数据的设备负责进行奇偶校验的检测、处理并给出相应的信息。

（3）命令/地址译码功能：根据一些控制信号将地址/数据和命令/字节使能线上的地址 和命令信号分离出来，得到相应的命令信号和读写操作的地址。

（4）配置功能：当机器第一次上电时，配置软件必须扫描在系统中的不同总线(PCI 和 其它)，确定什么设备存在和它们有什么配置要求。为了实现这个过程，每个PCI 设备必须 实现由PCI 规范定义的一组配置寄存器。依赖其操作特性、功能还可以实现由PCI 规范定义 的其它要求的或可选的配置寄存器。另外，还应保留许多附加的配置单元，以实现指定功能 的配置寄存器。

1.2 控制器的设计

在用Verilog HDL 语言进行PCI 总线从设备控制器设计之前, 首先要对PCI 总线从设备控制器的功能进行顶层设计[3], 将总线接口控制器按照功能分为有限状态机模块、奇偶校验 模块、配置空间配置模块、基地址检查模块、计数器模块、地址锁存模块和顶层模块这7 个模块[4], 控制器顶层模块设计中有pci_clk、pci_cbe_l 、bkend_abort_l、bkend_ad、 bkend_int_l、data_stop_l、data_read_l、pci_frame_l、data_write_l、pci_idsel、pci_devsel、 pci_irdy_l、pci_inta_l、pci_rst_l、pci_par、ready_l、pci_ad 等信号, 其中_ L 表示信号低电 平有效。

各个模块完成功能如下：

配置空间模块：PCI总线支持即插即用，从硬件的角度来看，其技术手段是为每一个PCI 设备提供一个配置空间，操作系统在自检(POST Power-On-Self Test)的过程中检测所有 PCI设备，读取设备的配置信息，并给每一个设备分配系统资源，如中断、I/O空间、存储器 空间等。配置空间包括一系列配置寄存器, 一般占用256个I/O地址,直接影响PCI 设备特性 的是PCI空间的前16个双字节的配置, 该区域称为PCI 配置头，一般PCI设备都要进行“类型 0”配置[1]。

配置空间是PCI地址空间中重要的一部分，主要有设备标识、设备控制、设备状态、基 地址定位及其它一些由特定设备所描述的功能这五部分。

这个模块中售主ID 用语句DEVICE_ID= 16’h0120 来定义，其它设备标识类似，命令寄 存器提供了产生和响应PCI 周期、粗略控制设备的能力。当idsel_reg, pci_irdy_l 有效, 且 pci_addr[7:2] == 6’h04 时，信号stat_com_en 有效，表示可以在配置写周期内对设备状 态及命令寄存器进行配置。将pci_dat[1:0]的值赋给com，由端口com 来控制一个设备响应 I/O 或是内存的访问。用输出信号ba0_size[31:4]、ba1_size[31:4]表示定义的I/O、内存 空间的大小。pci_dat_out[31:0] 在配置读时表示输出的设备配置信息，在其它情况下将从 设备产生的数据输出。ba0_en、ba1_en 分别表示在配置写时I/O、内存基地址寄存器的有效 性。ba0_en 或ba1_en 有效是在配置写期间对从设备进行配置的一个必要条件，int_line_en 是中断线寄存器有效位。

在所有的基地址寄存器中，第0 位均为只读位并且用来决定是存储器空间还是I/O 空间。 如果该位为0 则是映射到存储器空间，否则，若为1 表示映射到I/O 空间。

映射到I/O 空间的基地址寄存器宽度总是32 位，其中0 位恒为1（用硬件实现），1 位 为保留位并且其读出值必须为0，其余位用来把设备映射到I/O 空间。映射到存储器空间的 基地址寄存器可以是32 位或64 位。对于存储器基地址寄存器，在0 位上设置为0，位2 和 位1 将其设为00，表示基地址寄存器为32 位宽。将位3 设为1，表示数据可预取。在设计 中将内存空间定义为1M 大小，1M 地址空间的设备应构造地址寄存器的高12 位为1（使用 32 位基址寄存器），其它位置为0。对于I/O 基地址寄存器为了简便将其配置为与内存基地 址寄存器一样的状态。

基地址检查模块：如果PCI 设备要占用一定的I/O 空间或存储器空间, 就必须实现基址 寄存器, 以便系统设置软件在对系统进行自动设置时, 对其地址译码器进行编程,使设备能 获得所要求的空间，在利用Verilog HDL进行PCI 总线接口设计时, 必须对基址寄存器的每 一位都能正确译码, 这样才能确定PCI 设备是申请I/O 空间, 还是申请存储器空间, 申请 空间的大小及其在系统中占据的位置, 是否可预取等。

在基地址检查模块中首先判断系统是否要求复位，若要求复位则需对存储交易地址的寄 存器（ba0、ba1）清0；反之则说明需要对给定的基地址进行判断，当I/O 基地址寄存器有 效时，将总线上的数据pci_ad[31:4]的值赋给寄存器ba0；同样的当内存基地址寄存器有效 时将pci_ad[31:4]的值赋给寄存器ba1。这时ba0 和ba1 中的值就是系统配置的I/O 和内存 在系统中具体的位置。接下来当设备要选择申请的空间时，通过判断式pci_addr & ba0_size的值是否与ba0 或ba1 相等，来判断是否选中I/O 或内存空间。

奇偶生成模块： PCI总线的奇偶校验提供了一种检验数据传输正确与否的机制, 在任何 给定的总线周期内，哪个设备驱动了pci_ad[31::00]线，它就必须驱动PAR线，而且在时间 上要比相应的地址或数据推迟一个时钟周期。奇偶校验主要用来确定主设备是否成功地寻址 到它所希望的从设备，以及数据传输的正确与否。因此，PCI总线进行奇偶校验的检测是必 需的。而奇偶校验生成就是解决以上问题的一个必要的步骤，从而使PCI总线设备控制器能 够为PCI总线提供正确的与奇偶校验有关的信息。

在交易中，从设备驱动数据到pci_dat_out 端口上，并通过par_out 信号向主设备提供 正确的奇偶效验信息。PCI 总线奇偶校验位的产生是采用偶校验，参与奇偶校验的位包括 pci_ad[31::00]及pci_cbe_l[3:0]，检验pci_ad[31::00] 及pci_cbe_l[3:0] 上‘1’的 个数是否为偶数。如果为偶数则为par_out 端口赋‘0’，如果为奇数则为par_out 端口赋‘1’， 再将这个值传回主设备，在主设备中与主设备产生的奇偶校验值做比较，这样做的目的是为 保证总线命令的正常执行和数据传输的正确性。如果两个值相等说明寻址及数据的传输是正 确的，如果不相等，则说明寻址或数据的传输过程中发生了问题，此次交易的数据必须重新 传送。而对于那些实际并不传送数据的字节所对应的线，必须被驱动到稳定状态，也要包含 于奇偶计算之中。

有限状态机模块：PCI 总线接口芯片是多功能和时序复杂的时序逻辑电路，它的复杂性 由PCI 总线操作的多样性决定。为了便于利用硬件描述语言进行设计，将这一复杂的时序逻 辑抽象成有限状态机，并利用有限状态机实现复杂的总线操作。存储器读写操作、I/O 读写 操作、配置空间读写操作和中断操作都要通过一种设计合理的有限状态机实现，根据PCI 总 线操作的时序关系给出了一种简捷明了的有限状态机, 实现了存储器的读写、I/O 读写等各 种操作。如图1 所示为有限状态机的状态转移图。

空闲状态（Idle）：根据当前命令为配置命令或读写命令而进入配置读写等待状态或存 储器、I/O 读写等待状态、其它情况则继续在空闲状态等待。

配置读写等待（con_wait）状态：系统进入配置读写等待状态后根据pci_irdy_l 的值 判断直接进入配置读写（con）状态，还是继续在配置读写等待（con_wait）状态循环，如 果pci_irdy_l=0，则进入配置读写（con）状态，否则继续在配置读写等待（con_wait）状 态循环。

配置读写（con）状态：在这一状态中将par_oe 设为有效，开始奇偶校验生成；并将 trdy_l 设为有效表示从设备准备好。下来判断pci_irdy_l 信号是否有效，即主设备是否准备好，如果该信号有效则传输配置信息，在下一时钟延到来时转入backoff 状态，准备返回 空闲状态；否则进行等待，直到pci_irdy_l 有效为止。

存储器或I/O 读写等待（rw_wait）状态：在进入这一状态前首先应判断是要进行读操 作还是写操作，下一步控制器要根据基地址译码模块的译码结果决定控制器是对存储器还是 I/O 读写，若译码结果显示存储器或I/O 都未选中，则进入传输中止状态。

存储器或I/O 读写等待2（rw_wait2）状态：进入该状态的同时开始计数，根据read_flag 的值，决定进行读操作还是写操作。

存储器或I/O 读等待（read_wait）状态：在存储器或I/O 读写等待2（rw_wait2）状 态时判断若为读操作，则状态机转入存储器或I/O 读等待（read_wait）状态，存储器或I/O 读等待（read_wait）状态是在从设备trdy_l 有效之前读取从设备的第一个数据段，也就是 地址段。

存储器或I/O 读写（rw）状态: 在这一状态中进行存储器或I/O 读写。

传输中止（abort）状态：使从设备停止响应，传输中止。

存储器或I/O 读写停止等待（last_rw）状态：这是数据传输结束的前一个周期，表示即将停止数据传输。

重试（retry）状态：当信息未准备好时，系统进入重试状态。

结束状态：结束此次交易。

计数器模块：在DEVSEL确定以后，必须在16个总线周期内提供或者接收数据，这一模块 用来实现一个周期计数功能，当在第12个周期时数据仍然未就绪时提供一个“retry”信号 来要求数据，同时在16个周期到来时通知终端设备此次交易结束。

地址锁存模块：在总线交易的地址段对PCI总线的地址、C/BE信号、IDSEL信号实现锁存， 提供了这些信号的寄存器。

2 、PCI总线从设备控制器的FPGA实现

FPGA 是当前复杂数字硬件电路设计的理想首选。设计选用Xilinx 公司生产的Sparten —Ⅱ 200 PCI 验证板。集成软件环境为Xilinx ISE6.1i。

设计中有源代码输入、综合、实现等3 个比较大的阶段，而电路仿真的切入点也基本与 这些阶段吻合 。选用XST（Xilinx Synthesis Technology）作为综合工具。PCI 验证板电 源、管教电压、晶振分别选为5V、 2.5V、50MHz，下载模式选择为JTAG 模式，并通过ISP PROM 配置FPGA。

3 、PCI总线设备控制器的验证

硬件系统通常是通过信号来驱动的，在不同的输入信号下其行为表现是产生不同的输出 结果，因此，仿真输入信息的产生是对系统进行仿真的重要前提和必须进行的步骤，PCI 总线控制器的仿真是由一段Verilog HDL 语言程序直接产生仿真的输入信息，将此外部激励信 号施加于PCI 总线控制器模型，通过观察其在外部激励信号作用下的反应来判断PCI 总线控 制器是否能实现预期的功能。对PCI 总线控制器的仿真，主要是按照PCI 总线操作命令来进 行的，对于正常的总线操作结束和由主设备及从设备提出的操作终止都作了测试，其仿真结 果实现了预期的要求。由于仿真项目比较多，我们选取其中具有代表性的一个项目来举例说 明。图2 是存储器空间没有等待周期的突发数据段写这一过程的仿真结果。

4、 结论

PCI总线从设备控制器的设计按照自顶向下的设计流程，实现了PCI 从设备控制器的设计目标，完成了PCI 总线协议所要求的基本功能，目前已是一个完整可用的PCI 总线从设备 控制器IP 核，有很高的工程价值。

该设计方案将PCI从设备控制器作为IP核来设计，将总线接口控制器 按照功能分为有限状态机模块、奇偶校验模块、配置空间配置模块、基地址检查模块、计数 器模块、地址锁存模块和顶层模块这7个模块，编写了测试文件，测试表明，设计完全符合功能要求。