采用PLD器件实现电路中的热插拔设计

互联网的繁荣和无线通讯及存储行业的发展使得实时数据通讯量成指数级增长。数据通讯量的急剧增加使系统可用性显得更加关键，因为系统即使停一秒钟也意味着将产生巨大的影响，并将减少运营商的收入。为了使系统的宕机时间为零，可以将系统设计成可热插拔的形式。热插拔是指系统在正常运行时可以从背板上插入或取出电路板，而不会对主系统的正常工作产生影响。热插拔也称为热切换（hot swap）或热插入。

快速发展的半导体工艺技术使支持热插拔的设计更趋复杂，因为工艺尺寸越来越小，IC的工作电压也越来越低，而且不同的I/O标准需要不同的电平。当前的PCB板上大多都有工作电压分别为5.0V、3.3V、2.5V、1.8V、1.5V和1.2V的器件，要使系统能正常工作必须保证每个器件正确的加电顺序，然而这通常具有一定难度。

由于FPGA能提供更多逻辑、更高复杂程度以及成本降低，在系统级可编程芯片（SoPC）应用中，可编程逻辑器件（PLD）在市场上得到了广泛的认同。FPGA已经融入到通讯、网络和存储应用的数据通道中。由于热插拔对保证系统的不间断工作很重要，因此这些系统在使用PLD时，也要求可以进行热插拔。

要支持热插拔，PLD器件的设计必须满足以下要求：

1. 器件在加电以前可以被驱动，并且不能对器件本身造成损害。

2. 在加电以前及加电的过程中不能排斥器件。

3. 外部输入到器件I/O管脚的信号不能通过器件的内部通道对器件的VCCIO和VCCINT电源产生激励。

PLD热插拔的基本原理是在加电（VCCINT或任何VCCIO电源）或关电过程中关断输出缓冲。当VCCINT或VCCIO低于阈值电压时，热插拔电路都会产生一个内部的HOTSCKT信号，HOTSCKT信号将关断输出缓冲，以便确保没有直流电流通过管脚（不包括通过弱上拉电阻的漏电流）（见图1）。

当VCC非常缓慢地升高时，在发出加电复位（POR）信号和FPGA器件配置完成后，VCC电压甚至还相对较低。如果热插拔电路在管脚CONF_DONE、nSTATUS和nCEO上实现时，它也不会有响应，因为在这样低的VCC电压下，输出缓冲不会从热插拔电路设定的状态翻转。要解决这个问题，需要去除这些管脚的热插拔特性，确保管脚CONF_DONE、nSTATUS及nCEO在配置的过程中可以工作。

图1所示是Altera PLD热插拔的实现原理框图：POR电路监测VCCINT的电压，并保持I/O管脚的三态，直至器件进入用户模式；I/O管脚到VCCIO的弱上拉电阻防止I/O管脚的电压漂移；电压误差控制电路允许I/O脚在VCCIO和/或VCCINT加电前被驱动，同时还防止器件不在用户模式时I/O脚被排斥。热插拔电路还可以在器件加电以前阻止I/O脚外部信号加到内部VCCIO和VCCINT上来。

图2是FPGA器件I/O缓冲器晶体管级图示。Stratix、Stratix GX及Cyclone FPGA系列I/O脚的CMOS输出驱动器提供内在的静电释放（ESD）保护。对于ESD电压的冲击需要考虑两种情形：正电压冲击和负电压冲击。当I/O管脚上具有一个正电压时，由于ESD充电事件而发生ESD冲击。这将造成N沟道漏极的N+（漏极）/P衬底之间的结击穿，然后N+（漏极）/P-衬底/N+ （源极）内在双极晶体管导通，这样将ESD电流从I/O脚到GND释放。当I/O脚的电压小于-0.7V（0.7V为二极管的压降）受到负的ESD冲击时，内部的P-衬底/N+漏极二极管为正偏压。因此建立了从GND到I/O管脚释放ESD电流的通道。

最新的FPGA器件嵌入了高速串行收发器以满足通讯、网络和存储设备的要求，这些设备在它们的背板结构中采用了串行数据传输技术。嵌入收发器支持热插拔的特点很关键，这样在热切换的过程中背板才不会对数据连接产生影响。Stratix GX系列FPGA上都具有高速片上串行接收器，它们设计成支持热插拔的形式。

对于不需要热插拔的多电压系统，PLD的热插拔和上电顺序保护功能依然很重要。在这些系统中，由于采用稳压器来提供不同的电压，因此难于预测加电顺序，要求预定加电顺序的器件将可能不能正常工作。

由于通常PLD的功能不会受系统加电顺序的影响，因此PLD片上热插拔特征可以用来缓解多电压系统设计中加电的顺序问题。这对于那些复杂的多电压系统很重要，在这些系统中可以采用例如MAX 3000A和MAX 7000AE这些CPLD器件来控制其它器件的加电顺序。

通过采用嵌入式的专门电路，先进的PLD能够为那些需要多重电压和热切换功能的应用提供简单的支持和加电顺序保护。对于需要热插拔的系统，热插拔PLD的可编程I/O管脚不会影响与PLD连接的系统总线。此外，设计工程师在利用热插拔PLD时，不必考虑不同的加电顺序是否会影响PLD的正常功能。