0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

如何设计符合要求的间距?避免串扰Allegro17.2新功能实例分析

pV4N_CadencePCB 来源:未知 作者:易水寒 2018-09-15 09:42 次阅读

“XX工,麻烦你把这组数据线的间距调大一些,我担心串扰会比较大”

“间距我已经按照3H处理了而且布线空间也没办法调整了”

“这个DDR4是要跑2400M的,麻烦您调整一个合适的间距,尽量不要出问题”

但是怎样才是合适的符合设计要求的间距,在layout工程师眼里一直都是一个玄学的命题,只能放飞想象的翅膀,而不是一个可以用数字量化的结果。就好像串扰,也是一个抽象的世界,所以每每遇到这种问题,大家就只能佛系一点啦。

对于串扰,我们可能了解是怎么产生的,以及变化的趋势,但实际上,在遇到间距太近没有空间调整,或者双带线层叠的时候,我们能做的就是尽量拉开间距,却没有太直观的办法评估多大的间距会是比较符合要求的。在没有测试参数,没有仿真结果的情况下,是不是只能靠拍脑袋了呢?此时,Allegro17.2中的功能——线间耦合串扰分析“duang”就适时出场。这个功能可以帮layout工程师去衡量间距和串扰之间的平衡(编者注:即评估间距对串扰的影响),用具体的参数告诉大家,怎样的间距才是符合设计要求的。还是一样用一个例子来说明新功能的实用性。

如下图所示DDR3信号,工作频率为1600Mbps,按照客户要求设置了比较严格的等长要求±5mil,由于空间的影响,部分地方间距压缩到5mil才能完成时序等长,这个间距和我们平时的设计规范是违背的(编者注:即平时的设计规范是超要求的),这种时候就需要准确的数据,用严谨的态度去说服客户修改等长要求,下面我们用线间耦合串扰分析去看一下5mil的间距对于信号的影响大不大。

首先选择Coupling Workflow,开始设置其他参数。选择需要分析的网络,设置耦合阈值为2%,意味着耦合率为2%以下时忽略不计。一般的遵循的规则是耦合率应该为5%以下,当耦合率高于5%以上时,信号间距就需要调整了。设置比较简单,傻瓜式操作,对于英语渣的我而言,可以说是非常的人性化了。选择start analysis。

结果也是通过两种方式显示:coupling Vision,比较直观的一种方式,把鼠标放置在相应的线段上时,也会显示相应的耦合系数。

另一种结果显示方式是coupling table,数据比较清晰具体,主要关注的是最大耦合系数以及耦合系数大于5%的部分线长比例。

从上面的结果可以看到,部分网络的耦合系数达到9.7%,串扰太大,对信号质量可能影响会比较大。但这些地方都比较短,比较容易调整,所以可以选择适当放宽等长规则到±25mil,把间距拉开到9mil,这是可以满足时序,调整也比较小的一种方式,结果如下图,耦合系数均在5%以下。

这种数据让我们在设计的时候,能够清楚的了解到自己板子的实际情况,不需要靠想象去完成板子的修改,也有直观的数据指导修改,修改点清晰明了,对于提升设计效率以及设计的准确性是有很大帮助的。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • DDR3
    +关注

    关注

    2

    文章

    276

    浏览量

    42226
  • PCB设计
    +关注

    关注

    394

    文章

    4680

    浏览量

    85506
  • allegro
    +关注

    关注

    42

    文章

    654

    浏览量

    145087
  • 串扰
    +关注

    关注

    4

    文章

    189

    浏览量

    26942
  • 可制造性设计

    关注

    10

    文章

    2065

    浏览量

    15524
  • 华秋DFM
    +关注

    关注

    20

    文章

    3494

    浏览量

    4448

原文标题:怎样才是符合设计要求的线间距?——Allegro17.2新功能

文章出处:【微信号:CadencePCB,微信公众号:CadencePCB和封装设计】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    高速差分过孔之间的分析

    在硬件系统设计中,通常我们关注的主要发生在连接器、芯片封装和间距比较近的平行走线之间。但在某些设计中,高速差分过孔之间也会产生较大的
    发表于 12-18 10:45 4671次阅读

    信号消除方案之PCB设计IDA Crosstalk分析功能

    本文将透过设计实例详解如何使用Allegro® PCB Designer 中的IDA (In-Design Analysis, 设计同步分析) Crosstalk分析
    发表于 11-12 17:33 3392次阅读
    信号<b class='flag-5'>串</b><b class='flag-5'>扰</b>消除方案之PCB设计IDA Crosstalk<b class='flag-5'>分析</b><b class='flag-5'>功能</b>

    PCB设计与-真实世界的(下)

    作者:一博科技SI工程师陈德恒3. 仿真实例在ADS软件中构建如下电路: 图2图2为微带线的近端仿真图,经过Allegro中的Transmission line Calculato
    发表于 10-21 09:52

    高速差分过孔之间的分析及优化

    在硬件系统设计中,通常我们关注的主要发生在连接器、芯片封装和间距比较近的平行走线之间。但在某些设计中,高速差分过孔之间也会产生较大的
    发表于 09-04 14:48

    间距QFN封装PCB设计抑制问题分析与优化

    。对于8Gbps及以上的高速应用更应该注意避免此类问题,为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入的抑制方法进行了仿真
    发表于 09-11 11:50

    请问allegro17.2 win10系统破解时出现下图问题怎么解决?

    请问allegro17.2,win10系统破解的时候出现这个怎么
    发表于 03-15 06:53

    怎样才是合适的线间距?用实际案例来解答!

    合适的。在没有测试参数,没有仿真结果的情况下,是不是只能靠拍脑袋了呢?此时,Allegro17.2中的功能——线间耦合分析“duang”
    发表于 07-11 13:36

    什么是小间距QFN封装PCB设计抑制?

    。对于8Gbps及以上的高速应用更应该注意避免此类问题,为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入的抑制方法进行了仿真
    发表于 07-30 08:03

    高速差分过孔产生的情况仿真分析

    数值比较接近。从图4中的仿真结果我们可以得出在上述实例中差分过孔间的起主要作用。差分过孔间的优化了解了此类问题产生
    发表于 08-04 10:16

    怎么抑制PCB小间距QFN封装引入的

    8Gbps及以上的高速应用更应该注意避免此类问题,为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入的抑制方法进行了仿真
    发表于 03-01 11:45

    allegro17.2如何建立在内层建立封装---短路铜皮

    allegro17.2如何建立在内层建立封装---短路铜皮,有无具体操作指导
    发表于 09-24 21:07

    间距QFN封装PCB设计抑制分析

    间距QFN封装PCB设计抑制分析
    发表于 11-04 09:51 2次下载
    小<b class='flag-5'>间距</b>QFN封装PCB设计<b class='flag-5'>串</b><b class='flag-5'>扰</b>抑制<b class='flag-5'>分析</b>

    过孔的问题

    在硬件系统设计中,通常我们关注的主要发生在连接器、芯片封装和间距比较近的平行走线之间。但在某些设计中,高速差分过孔之间也会产生较大的
    的头像 发表于 11-07 11:20 1557次阅读

    Allegro SI分析.zip

    AllegroSI分析
    发表于 12-30 09:19 0次下载

    在PCB设计中,如何避免

    在PCB设计中,如何避免? 在PCB设计中,避免是至关重要的,因为
    的头像 发表于 02-02 15:40 1771次阅读