ICLR 2019 的论文提交已经截止。根据官方消息,本届大会共收到近 1600 篇投稿,相比 ICLR 2018 的 935 篇,以及 ICLR 2017 的 490 篇,几乎每年都在翻番。
据初步统计,本届 ICLR 论文投稿中最热门的关键词当属强化学习,是 GAN(生成对抗式网络)两倍。强化学习的热度,可见一斑。
其实 ICLR 只算是人工智能领域相对年轻的大会,不过它的来头却不小。2013 年,Yoshua Bengio 和 Yann LeCun 两位大牛牵头,举办了第一届 ICLR 大会,并采取 OpenReview 的公开评审机制。这也是 ICLR 与其他 AI 会议最大的区别。
据雷锋网的介绍,与诸多学术会议通行的单盲、双盲评审制度不同,所有提交的论文都将会公开作者姓名等信息,并且接受所有同行的评价及提问(open peer review),任何学者都可或匿名或实名地评价论文。而在公开评审结束后,论文作者也能够对论文进行调整和修改。
凭借创始人的权威性和透明公开的评审机制,ICLR 受到了学术界的广泛认可,每年的参与人员也越来越多,是深度学习领域的顶级会议之一。
不过,随着这种公开评审的机制受到越来越多的质疑,在去年的时候,ICLR 2018 改成了双盲评审,也就是说,论文作者和评审者都不知道对方的信息。
今年,ICLR 大会又有了新变化。
在担任了 6 年的大会主席(General Chair)之后,Yoshua Bengio 和 Yann LeCun 双双卸任。最新的 ICLR 2019 大会主席是来自 Google 的 Tara Sainath。
根据介绍,Tara Sainath 于 2009 年获得 MIT 电气工程和计算机科学博士学位。在加入 Google 之前,她曾在 IBM Waston 研究中心的语音和语言算法组工作。而且 Tara Sainath 还是 ICLR 2018 的高级程序主席。
ICLR 2019 将于明年 5.6~5.9 在美国的新奥尔良举行。目前,本届大会的所有投稿论文已经可以在 OpenReview.net 上找到,大家可自行查阅。
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原文标题:ICLR 2019论文投稿近1600篇,强化学习最热门
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之前的因为一些问题发的code有点问题,这次把更新之后code发了出来,虽然也不是很完善但是初步还是可以用的;
对应的code如下:
`timescale 1ns / 1ps
modulecreat_PWM
(
inputwireclk,//系统时钟为100MHz
inputwirerst,//系统复位
inputwirekey_flag1,//占空比上调
inputwirekey_flag2,//占空比下调
inputwirekey_flag3,//频率上调
inputwirekey_flag4,//频率下调
output regPWM
);
//PWM波形频率选择
reg [1:0] Frequency_seting;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
Frequency_seting <= 2\'b00;
else if( (Frequency_seting == 2\'b11) && (key_flag3==1\'b1) )
Frequency_seting <= 2\'b00;
else if( (Frequency_seting == 2\'b00) && (key_flag4==1\'b1) )
Frequency_seting <= 2\'b11;
else if( key_flag3==1\'b1 )
Frequency_seting <= Frequency_seting + 1\'b1;
else if( key_flag4==1\'b1 )
Frequency_seting <= Frequency_seting - 1\'b1;
else
Frequency_seting <= Frequency_seting;
//PWM波形的频率设定
reg [23:0] Frequency_CNT_MAX;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
Frequency_CNT_MAX <= 24\'d9_999;
else case( Frequency_seting )
2\'b00 : Frequency_CNT_MAX <= 24\'d9_999;
2\'b01 : Frequency_CNT_MAX <= 24\'d99_999;
2\'b10 : Frequency_CNT_MAX <= 24\'d999_999;
2\'b11 : Frequency_CNT_MAX <= 24\'d9_999_999;
default : Frequency_CNT_MAX <= 24\'d9_999;
endcase
//PWM频率生成计数器模块
reg [23:0] counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
counter <= 0;
else if( counter == Frequency_CNT_MAX)
counter <= 0;
else
counter <= counter + 1\'b1;
//占空比调节模块,步进为10%
reg [23:0] duty_counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
duty_counter <= Frequency_CNT_MAX/2;
else if( key_flag1 == 1\'b1 )
duty_counter <= duty_counter + (Frequency_CNT_MAX/10);
else if( key_flag2 == 1\'b1 )
duty_counter <= duty_counter - (Frequency_CNT_MAX/10);
else
duty_counter <= duty_counter;
//生成PWM
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
PWM <= 1\'b0;
else if( duty_counter <= counter )
PWM <= 1\'b1;
else
PWM <= 1\'b0;
endmodule
对应的测试用的testbench如下:
`timescale 1ns/1ns
module tb_creat_PWM();
//****************** Parameter and Internal Signal *******************//
//wire define
wirePWM;
//reg define
reg clk;
reg rst;
reg key_flag1;
reg key_flag2;
reg key_flag3;
reg key_flag4;
//***************************** Main Code ****************************//
initial begin
clk = 1\'b1;
rst <= 1\'b0;
key_flag1 <= 1\'b0;
key_flag2 <= 1\'b0;
key_flag3 <= 1\'b0;
key_flag4 <= 1\'b0;
#201;
rst <= 1\'b1;
#200;
key_flag1 <= 1\'b1;
#100;
key_flag1 <= 1\'b0;
#20000000;
key_flag1 <= 1\'b1;
#100;
key_flag1 <= 1\'b0;
#20000000;
#20000000;
$stop;
end
// creator clk
always #10 clk <= ~clk;
//*************************** Instantiation **************************//
creat_PWMcreat_PWM_inst
(
.clk ( clk),
.rst ( rst),
.key_flag1 ( key_flag1 ),
.key_flag2 ( key_flag2 ),
.key_flag3 ( key_flag3 ),
.key_flag4 ( key_flag4 ),
.PWM ( PWM)
);
endmodule
对应的原始code中的参数如果修改一下是可以大幅缩短仿真时间,但是一时没有想起对应的修改模块内部变量的方法,后面找到后再进行补充。
写的还是感觉比较差劲,只能说说慢慢进步吧,自己也是自学不久。
发表于 12-12 10:47
由于今天连续多次无法发布该文章,心态真的是崩了,由于基础的PWM比较简单,此次先给大家展示个半成品,完整状态对应的PWM频率、占空比均可调节,对应的模块结构图如下:
对应的基本code如下:
modulecreat_PWM
(
inputwireclk, //系统时钟为50MHz
inputwirerst,
inputwirekey_flag1,
inputwirekey_flag2,
output regPWM
);
parameter Frequency_CNT_MAX = 16\'d49_999; //输出PWM为1KHz,1ms=5000*20ns
//PWM频率生成计数器模块
reg [15:0] couter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
couter <= 0;
else if( couter == Frequency_CNT_MAX )
couter <= 0;
else
couter <= couter + 1\'b1;
//占空比调节模块
reg [15:0] duty_counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
duty_counter <= 16\'d24_999;
else if( key_flag1 == 1\'b1 )
duty_counter <= duty_counter + 16\'d49;
else if( key_flag2 == 1\'b1 )
duty_counter <= duty_counter - 16\'d49;
else
duty_counter <= duty_counter;
//生成PWM
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
PWM <= 1\'b0;
else if( duty_counter <= Frequency_CNT_MAX )
PWM <= 1\'b1;
else
PWM <= 1\'b0;
endmodule
由于是第一次在电子发烧友上发文章,体验感觉真的不太友好,希望能够把文章的自动保存功能给加上,否则没有备份真的让人不开心
发表于 12-06 21:56
FPGA 年度关键词,我的想法是“标准化”;今年的工作中遇到了不少同事的issues,本身都是小问题或者很细节的东西但是却反复出现问题,目前想到的最好的办法是做好设计规则的标准化才能避免,不知道大家有没有更好的建议?
发表于 12-06 20:31
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