最新技术Gigasample ADC通过快速运行以解决新的挑战

模拟数字转换器（ADC）设计和架构继续推进使用更小的几何工艺节点，新一代GHz ADC产品开始出现。能够以GHz及以上速率直接进行RF采样的ADC，没有交错伪像，为通信系统，仪器仪表和雷达应用的直接RF数字化系统提供了新的解决方案。以前，这些解决方案需要多级滤波，合成器和混频器，以将输入信号转换为参考频率，然后可以通过ADC以MSPS转换速率的100s进行数字化。现在，可以使用最先进的宽带ADC技术实现直接RF采样。请记住，速度虽然很重要，但并不是设计中考虑的唯一性能因素。应同等考虑动态范围和频谱噪声。我们将在以后的文章中探讨这些性能维度。

不久前，唯一能够以GSPS（每秒千兆采样）速度运行的单片ADC架构是具有六位或八位的闪存转换器决议。由于闪存架构的几何尺寸和功率约束权衡，它们耗电并且通常不能提供超过7位的有效位数（ENOB）。能够采样高于1 GHz的更高动态范围模拟输入信号的唯一方法是将多个高速ADC内核与采样时钟交错，采样时钟与每个内核具有交错相位，具有精确的精度或占空比。模拟输入需要分离并混合到每个ADC，这为新信号噪声进入信号链并降低输入功率提供了机会。虽然这种方法可以为某些应用提供足够的结果，但设计很复杂，并且在输出频域中产生了令人讨厌的，不需要的交错伪像，需要进行数字滤波。

快速还是半快？

在快速傅立叶变换（FFT）的频率响应中可以看到交错“杂散”，其中输入偏移，增益，带宽和采样定时在每个内部交错ADC内核之间不完全匹配。这为系统工程师创建了额外的规划复杂性，以预先确定交错伪像在频率中的位置，并在数字后处理中避免或消除它们。由于每个ADC内核都是离散的，因此在生产系统的生命周期中，这些性能参数之间可能存在很大的制造不匹配差异的可能性。这些不匹配会导致输入信号的周期性不平衡，并且在交错ADC的输出端会出现寄生频率。

专有ADC技术现在可以利用先进的架构和算法来防止双交叉和四交错ADC中出现的问题。而不是以半速使用两个交错的ADC，增加了伪像，现在可以在单个ADC中全速实现性能，而无需交错杂散。工厂调整算法和片上校准可确保每个ADC均符合预期的高性能标准，而不是暴露于多个离散交错核心的不匹配差异。

当观察到杂散频率时否则，光谱纯FFT，这减少了载波信号相对于其他噪声的可用无杂散动态范围（SFDR）。为了改善GSPS ADC的SFDR，新的架构和算法现在已经超越了交错核心的使用范围。这消除了系统工程师负担必须识别和删除不需要的交错杂散的专用ADC后处理例程的负担。

AD9625-2.5 12位，2.5 ADI公司的GSPS ADC在宽带宽范围内提供优于-75 dBC的SFDR性能，噪声频谱密度为150 dBFS / Hz。专有的ADI技术可实现此性能，而不会出现通常在采样高于1.5 GSPS的GHz ADC时出现的交错伪像。具有宽带频率调谐器的可选双抽取下变频滤波器路径允许系统设计人员仅观察1/8或1/16的全频谱带宽，每个带宽均具有独立的10位NCO放置分辨率。 AD9625使用多达8个JESD204B输出接口通道，因此无需采用具有挑战性的匹配走线布局布局，这是典型的LVDS对。此外，设计人员可以利用JESD204B的优势，例如低引脚数输出，谐波帧时钟，每个采样的控制位信息以及确定性延迟。

总之，GHz ADC产品和系统的发展趋势部分是由较小的几何工艺节点推动的，这些节点在未来十年内只会减小尺寸。这将产生对能够进行直接RF转换的更多ADC的需求，因此可以简化架构并将设计时间包含在合理的限制内。正是这种速度，简化设计以及动态范围和低噪声等其他性能因素的结合，将先进的宽带ADC技术推向了新的水平，甚至超越了它。