具有高电压压控振荡器技术的锁相环电路设计

简介

锁相环 (PLL) 是现代通信系统的基本组成部分。PLL 通常用于在接收器和发送器中提供本机振荡器; (LO) 功能；此外，它们还用于时钟信号分布和降噪—，并且越来越多地用作高采样率模数 (A/D) 转换的时钟源。

随着特征尺寸在集成电路工艺中不断缩小，器件电源电压（包括 PLL 和其他混合信号功能的电源）也呈现出下降趋势。然而，作为 PLL 的关键元件，压控振荡器 (VCO) 的实用技术的使用并没有以同样快的速度下行。许多高性能 VCO 设计仍然采用可能需要高达 30 V 电源电压的离散电路来实现。这给当今的 PLL 或 RF 系统设计师带来了严峻的挑战：’将低电压 PLL IC 与更高电压的 VCO 连接在一起。电平转换接口通常采用有源滤波电路加以实现 — 稍后讨论。

本文将介绍 PLL 的基本知识，探讨具有高电压 VCO 的 PLL 设计的当前发展水平，讨论典型架构的利弊，并介绍高电压 VCO 的一些替代选项。

PLL 基本知识

锁相环（图 1）是一个反馈系统，在其中，相位比较器或检测器驱动反馈环路中的 VCO，使振荡器频率（或相位）精确地跟踪所应用的基准频率。通常需要滤波电路以集成和平整正负误差信号—，并提升环路稳定性。分频器通常包含在反馈路径中，以在 VCO 的范围内将输出频率确定为基准频率的倍数。分频器可以根据需要进行实现，以使频率倍数 N 为整数或小数，因此 PLL 被划分为整数 N PLL 或小数 N PLL。

由于 PLL 是一个负反馈控制环路，因此频率误差信号将在平衡点被强制归零，从而在 VCO 输出处产生准确且稳定的 N × FREF 频率。

PLL 可以采用纯数字、纯模拟或组合电路以各种方式实现，具体取决于所要求的频率范围、噪声、杂散性能以及物理尺寸。目前，通过选择适用于高频或射频的架构，PLL 将纯数字组件（例如反馈分频器和相位检测器）与高精度的模拟电路（例如电荷泵和 VCO）组合在一起。混合信号 PLL 的主要组件包括：

基准频率：射频输出将相位锁定至的稳定且准确的基准频率。它通常来自晶体或温控晶体振荡器 (TCXO)。

相位频率检测器 (PFD)：从参考信号和反馈信号中提取相位误差信号。

电荷泵：将误差信号转换成与相位误差成正比的正或负电流脉冲串。

环路滤波器：整合来自电荷泵的电流脉冲，从而为 VCO 调谐端口提供纯净的电压。

VCO：根据提供给其调谐端口的电压 (Vtune) 来输出频率。VCO 具有增益，KV，单位为 MHz/V。表示输出频率和输入控制电压之间关系的基本 VCO 表达式为 fo = fc + Kv (Vtune)，其中 fc 是 VCO 偏置频率。

N 分频器：分解输出频率以等于 PFD 或基准频率。它可以直接除以一个整数 — 或者在更多的情况下，它被实现成小数分频器。小数分频器可通过以下方法轻松实现：切换整数分频器中的分值以得到小数平均值（例如，要得到平均值 4.25，可以计数到 4 三次，并计数到 5 一次。一共计算 17 个脉冲，并且创建了 4 个脉冲；因此频率比为 17/4 = 4.25）。在实践中，可以通过借用高分辨率噪声形状转换器中使用的技术来获得更好的结果。因此，小数引擎通常使用可减少杂散频率的 Σ-Δ 架构来实现。

作为现有设备中使用的高度集成电路的一个示例，图 2 显示了小数 N PLL IC（带有集成 VCO 的 ADF4350 宽带频率合成器）的结构框图；它的输出频率范围为 137.5 MHz 至 4400 MHz。（有关其功能的简要概述，请参阅带有集成 VCO 的宽带 PLL 部分。）

PLL 的主要性能限制特性是相位噪声、杂散频率和锁定时间。

相位噪声：相位噪声是在频域中评估的振荡器或 PLL 噪声，相当于时域中的抖动。它是 PLL 中各种组件产生的噪声的有效值总和。基于电荷泵的 PLL 将在环路滤波器宽带内部抑制 VCO 噪声。在环路宽带之外，VCO 噪声占主导地位。

杂散频率：杂散频率分量是由电荷泵定期更新 VCO 调频电压造成的。它们将出现在由 PFD 频率生成的载波的频率偏置处。在小数 N PLL 中，还会在小数分频器的作用下产生杂散。

锁定时间：当从一个频率变化到另一个频率或响应一个短暂的偏置时，PLL 的相位或频率返回到锁定范围所用的时间。它可以按照频率或相位的调整情况加以指定。它作为一个规格的重要程度取决于应用场合。

VCO 为何仍使用高电压？

高性能 VCO 是目前剩余的、抵御硅集成浪潮的最后电子元件之一。仅在过去数年里，用于蜂窝手机的 VCO 已完全集成到其无线芯片组中。然而，蜂窝基站、微波点对点系统、军事和航空航天以及其他高性能应用领域仍在拓展硅基 VCO 的功能，并且仍然采用离散的方法实现。下面列出了原因：

大多数市售的离散 VCO 使用可变电容的变容二极管作为基于 LC 的谐振电路中的调谐元件。改变二极管的电压可以更改其电容，进而可以更改谐振电路的谐振频率。

变容二极管上的任何电压噪声都会由 VCO 增益 KV（单位为 MHz/V）放大，并转换为相位噪声。为了将 VCO 相位噪声减至最低，KV 必须尽可能地低，然而，实现合理宽度的调谐范围需要较大的 KV。因此，对于既需要低相位噪声，又需要宽调谐范围的应用场合，VCO 制造商通常设计具有低增益和较大输入电压范围的振荡器，以满足这些相互矛盾的要求。

对于窄带 VCO 来说，典型的电压调谐范围为 0.5 V 至 4.5 V，而宽带 VCO 的典型电压调谐范围为 1 V 至 14 V，在某些情况下，调谐范围甚至宽达 1 V 至 28 V。

同轴谐振器振荡器 (CRO) 是另一种特殊类型的 VCO，使用非常低的增益和较宽的输入调谐电压来实现超低的相位噪声性能。它们通常用于窄带专用移动无线通信和陆上移动无线通信应用领域。

连接到高压 VCO

大多数商业 PLL 频率合成器 IC 具有最大可提供约 5.5 V 电压的电荷泵输出，不足以直接驱动需要更高调谐电压的 VCO（如果环路滤波器仅使用无源元件）。为了达到更高的调谐电压，必须采用一种运用运算放大器电路的有源环路滤波器拓扑结构。

要实现这一目的，最简单方法是在无源环路滤波器之后添加一个增益级。虽然设计简单，但这种方法存在一些隐患：反相运算放大器配置提供的低输入阻抗会加载无源环路滤波器，改变了环路动态；同相配置可以提供足够高的输入阻抗，不会加载滤波器，但有源滤波器增益会放大任何运算放大器的噪声，并且得不到前面无源环路滤波器提供的滤波好处。一种更好的拓扑结构是将增益级和滤波器集成到单个有源滤波器组件中。建议进行预滤波，以免来自电荷泵的极短电流脉冲过度驱动放大器—，这可能会限制输入电压的大小。

图 3 显示了两个推荐的有源滤波器拓扑结构示例，它们采用反相和同相增益进行了预滤波。请注意，这些放大器电路是真正的时间积分器，它们会强制 PLL 的环路在它们的输入处保持零误差。在环路之外，所示的拓扑结构可能漂移到供电轨。

反相拓扑结构具有在固定电压下偏置电荷泵的优势，通常可以达到电荷泵电压的一半 (VP/2)—，因此可以实现最佳的杂散性能。注意要提供纯净的偏置电压，最好来自专用的低噪声线性稳压器，例如 ADP150，并且尽可能靠近运算放大器输入引脚进行充分解耦。分频器网络中使用的电阻值应尽量小，以减少它们产生的噪声。当使用反相拓扑结构时，关键是要确保 PLL IC 允许 PFD 极性反转，如有必要，取消运算放大器的反向并以正确的极性驱动 VCO。ADF4xxx 系列具有这一特性。

同相环路滤波器配置不需要进行专门的偏置，因此可以提供更紧凑的解决方案。电荷泵电压不会在一个固定水平下偏置，并且现在可在其整个操作范围内变化。因此，在使用此滤波器类型时，更为重要的是使用一个具有轨到轨输入的运算放大器。（下一节将介绍输入电压范围要求。）

选择运算放大器

选择运算放大器是让有源滤波器发挥最佳性能的关键。除了带宽外，要考虑的主要性能规格还包括：

噪声电压密度—单位为 nV/√Hz

电流噪声—单位为 pA/√Hz

输入偏置电流

共模电压范围

滤波器的输出直接影响产生的频率和相位；因此，运算放大器的噪声电压密度指示了有源滤波器所添加的相位噪声量。放大器噪声不仅添加到 PLL 环路带宽中，而且还添加到带外 — 并在环路滤波器的转折频率处最为明显，对于具有高噪声电压密度的放大器而言，更是如此。因此，关键是要保持较低的放大器噪声，从而履行放大器和高电压 VCO 的使命：提供更低的相位噪声。一个不错的设计目标是 <10 nV/√Hz。与误差电流脉冲相比，电流噪声通常小得多，因此它的影响远远小于电压噪声的影响。

如果运算放大器的输入偏置电流相对于 PFD 输出电流明显偏大，则会在 PLL 输出频谱上产生较大的杂散频率。为了保持 VCO 调谐电压始终相同和 PLL 锁定，电荷泵必须取代运算放大器输入在每个 PFD 周期上吸取的偏置电流。这将调整 PFD 频率处的 VTUNE 电压，并导致载波周围偏置处的杂散频率等于 PFD 频率。输入偏置电流越高，VTUNE 电压的调整越大，并且杂散幅度越高。

共模电压范围或输入电压范围 (IVR) 是另一个重要的运算放大器规格，它常常被人忽略，进而导致最终设计出现严重问题。IVR 决定在输入端子处最大/最小信号和正/负供电轨之间所需的间隙。

采用 ±15 V 的早期运算放大器通常具有 ±12 V 的 IVR。后来添加的缓慢横向 PNP 输入级允许 IVR 包括负供电轨，从而提供单电源能力。尽管任何运算放大器都将使用接地和正极电源运行，但有必要观察它与供电轨之间的距离。

例如，广泛流行的 OP27 具有 ±12.3 V 的 IVR 以及 ±15 V 的电源。这意味着输入电压至少需要与正、负供电轨相距 ±2.7 V。这种在范围下端的限制使它不利于在单电源操作中使用宽输入摆动。双电源设计选项（如果有）允许更广泛地选择运算放大器（并且简化了输入偏置问题）。如果需要单电源设计，请使用允许输入电压从一个供电轨摆动到另一个供电轨的运算放大器（但其中的许多放大器可能具有更高的噪声电压规格）。因此，为了获得最佳结果，需要符合以下条件的运算放大器：具有低噪声电压密度，以实现较低的相位噪声；具有较低的输入偏置电流，以实现较低的杂散；并且具有轨到轨输入，以实现单电源工作。表 1 列出了一些模拟器件运算放大器及其相对于上述设计标准的规格。

表 1. 建议在 PLL 有源环路滤波器中使用的运算放大器

运算放大器的选择取决于应用场合。如果 PFD 杂散远离环路带宽之外（例如在小数频率合成器中），则适合使用双极型晶体管输入 (BJT) 运算放大器 — 例如 OP184 或 OP27。BJT 的高输入偏置电流所导致的 PFD 杂散将由环路滤波器进行有效的衰减，并且 PLL 可以充分利用 BJT 运算放大器的低噪声电压密度的优势。

如果应用场合需要较小的 PFD 与环路带宽比率（例如，在整数 N 频率合成器中），应在噪声和杂散水平之间达成妥协；在此情况下，AD820 和 AD8661 可能是不错的选择。

值得注意的是，虽然有源滤波器通常会增加 PLL 的噪声，但它们能充当缓冲器，这使它们在一些应用细分领域能提供优于无源滤波器的性能。例如，如果 VCO 的调谐端口上具有会导致严重 PFD 杂散的高漏电流，可以使用运算放大器来降低杂散水平。运算放大器的低阻抗输出可以轻松供应调谐端口漏电流。

设计示例

考虑一个示例，在其中 LO 具有以下规格：

八倍频调谐范围为 1000 MHz 至 2000 MHz

相位噪声要求为 –142 dBc/Hz（在 1 MHz 偏置处）

杂散 < –70 dBc

250-kHz 信道间距

锁定时间 < 2 ms

提供 15 V 或 30 V 单电源

为了覆盖 1 GHz 带宽并满足相位噪声目标，需要使用高电压 VCO 和有源环路滤波器。相位噪声和杂散规格以及单电源限制，将会驱动运算放大器的选择。为了满足杂散规格，运算放大器输入偏置电流必须较低，而使用具有低电压噪声的运算放大器可以实现最佳的相位噪声。通过选择 JFET-input 运算放大器（例如输入偏置电流为 0.3 pA 且电压噪声为 12 nV/√Hz 的 AD8661），可以在两者之间达成完美妥协。该器件还可以处理单电源要求。可选择 RFMD UMS-2000-A16 VCO 来覆盖倍频范围。

最佳的入手点是一个涉及 ADIsimPLL™ 工具中支持的有源滤波器拓扑结构的模拟。图 3 中显示了两种推荐的滤波器类型，但 ADIsimPLL 还支持其他配置。

对于 PLL，选择了可在整数或小数模式下工作的 ADF4150；它还提供了输出分频器选项：2/4/8/16/32 — 允许连续覆盖从 2 GHz 一直到 31.25 MHz 的频率。ADF4150 类似于图 2 中显示的 ADF4350，但它允许为那些需要满足更严格相位噪声要求的应用场合选择外部 VCO。在模拟中，PLL 环路滤波器设置为 20 kHz，以尽可能减少运算放大器产生的噪声，同时保持 PLL 锁定时间小于 2 ms。

图 4 将噪声图 (dBc) 显示为模拟和测量系统（采用 ADF4150 PLL、UMS VCO 和基于 AD8661 的滤波器）中频率偏置的函数。可在两个噪声配置文件中看到，由于有源环路滤波器增加了噪声，在 20 kHz 左右时最大达到 –90-dBc，但仍满足 –142-dBc/Hz（1 MHz 偏置）的目标。为了降低带内噪声，可以以更高的杂散水平为代价使用更低噪声的运算放大器，例如 OP184 或 OP27；或将 PLL 环路带宽降低到 20 kHz 以下。

图 5 显示了在使用 OP27 时噪声水平大约改善了 6 dB。在此情况下，由于环路带宽相对较窄，杂散水平未显著增加。进一步降低带宽将改善偏置量低于100 kHz 时的相位噪声，为之付出的代价是 PLL 锁定时间增加。所有这些取舍均可以在进入实验室之前使用 ADIsimPLL 模拟进行测试。

重大新闻：高电压 PLL

迄今为止，关于是否需要使用有源滤波器将低电压 PLL 连接到高电压 VCO 的话题引发了人们的激烈讨论。高电压 PLL 日益得到广泛应用，然而，这大大降低了有源滤波器的必要性。其中一个示例就是 ADF4113HV PLL，它集成了高电压电荷泵，并且具有 –212-dBc/Hz 的正常相位噪声本底。在此情况下，PLL 电荷泵的输出可以高达 15 V，因此允许在 VCO 之前使用更简单的无源滤波器。

很快，可将最大电压增加到 30 V 的器件和具有高电压电荷泵的小数 N PLL 将会进一步增强该高电压 PLL 系列。如需了解更新内容和新产品信息，请参阅 PLL 网站。

具有集成 VCO 的宽带 PLL

另一种将有源滤波器与高电压 VCO 结合使用的备选方案是使用图 2 中所示的完全集成式高性能 PLL，例如 ADF4350。在此情况下，VCO 集成到芯片上。通过使用多频带 VCO 方法，避免了前面所讨论的宽调谐范围和低相位噪声之间固有的利弊权衡问题。在 ADF4350 中，三个独立的 VCO 集成在芯片上，每个 VCO 具有 16 个重叠的子带，共有 48 个子带。每次更新频率时，均会启动自动校准以选择合适的 VCO 子带。

这显示了将 VCO 设计从离散迁移到硅基解决方案的真正益处：可在最小的区域内实现高度集成，带来了更高的设计灵活性。例如，ADF4350 还可以集成可编程的输出分频器级，从而将频率覆盖范围从 137.5 MHz 一直增加到 4.4 GHz — 对于希望在多个频率和标准上重复使用同一设计的无线电设计师而言，这是一个非常具有吸引力的功能。

与标准 12.7 mm 方形 VCO 封装相比，ADF4350 采用 5 mm 方形 LFCSP 封装。性能水平已接近那些离散设计的水平，100 kHz 偏置时的相位噪声为 –114 dBc/Hz，1 MHz 偏置时的相位噪声为 –134 dBc/Hz。