声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。
举报投诉
-
转换器
+关注
关注
27文章
8682浏览量
147067 -
ADI
+关注
关注
145文章
45819浏览量
249666
发布评论请先 登录
相关推荐
Altera JESD204B IP核和TI DAC37J84硬件检查报告
电子发烧友网站提供《Altera JESD204B IP核和TI DAC37J84硬件检查报告.pdf》资料免费下载
发表于 12-10 14:53
•0次下载
调试ADS52J90板卡JESD204B接口遇到的问题求解
我在调试TI ADS52J90板卡JESD204B接口遇到的问题:
1、目前在应用手册中能看到LVDS的详细说明,但是缺少关于JESD204B
发表于 11-28 06:13
ADS54J60与JESD204B建立链路成功,但有效数据全为0,为什么?
在配置ADS54J60采集数据并与JESD204B建立8224链路的过程中,严格按照ADC硬件复位、SPI写入、JESD204B核心复位的顺序进行,通过ILA(在线逻辑分析仪)抓取的
发表于 11-19 06:00
使用JESD204B接口,线速率怎么计算?
使用JESD204B接口,线速率怎么计算?在文档表9-2中线速率等于 fLINERATE=fs*R,如果我选择双通道设备,采样时钟fs为500MHz,在表8-17,中选择模式0,N&
发表于 11-18 07:10
如何配置LMK04828时钟芯片生成JESD204b需要的时钟?
你好!在使用ADS54J42EVM的过程中,我需要采用产品通过JESD204b以L=4, F=4, K=16和6.25G的线速率与FPGA通信,这需要ADS54J42EVM产生156.25Mhz
发表于 11-14 07:12
ADC16DX370 JESD204B串行链路的均衡优化
电子发烧友网站提供《ADC16DX370 JESD204B串行链路的均衡优化.pdf》资料免费下载
发表于 10-09 08:31
•1次下载
从JESD204B升级到JESD204C时的系统设计注意事项
电子发烧友网站提供《从JESD204B升级到JESD204C时的系统设计注意事项.pdf》资料免费下载
发表于 09-21 10:19
•2次下载
采用JESD204B的LMK5C33216超低抖动时钟同步器数据表
电子发烧友网站提供《采用JESD204B的LMK5C33216超低抖动时钟同步器数据表.pdf》资料免费下载
发表于 08-21 10:47
•0次下载
LMK0482x超低噪声JESD204B兼容时钟抖动消除器数据表
电子发烧友网站提供《LMK0482x超低噪声JESD204B兼容时钟抖动消除器数据表.pdf》资料免费下载
发表于 08-21 09:19
•0次下载
抓住JESD204B接口功能的关键问题
更低,以及转换器和逻辑器件的封装更小。多家供应商的新型模拟/数字转换器采用此接口,例如ADI的AD9250。与现有接口格式和协议相比,JESD204B接口更复杂、
JESD204B的常见疑问解答
的JESD204发布版中。
问:我为转换器分配的JESD204B通道在系统板上无法顺利路由至FPGA。交叉对太多,非常容易受串扰影响。能否
发表于 01-03 06:35
评论