D型触发器电路真值表和计数器数的据锁存器摘要

D型触发器是一个改进的置位复位触发器，增加了一个反相器，以防止S和R输入处于相同的逻辑电平

基本SR NAND门双稳态电路的主要缺点是禁止SET =“0”和RESET =“0”的不确定输入条件。

此状态将强制两个输出都处于逻辑“1”，超越反馈锁存动作，无论哪个输入先进入逻辑电平“1”都将失去控制，而另一个仍处于逻辑“0”的输入控制锁存器的结果状态。

但为了防止这种情况发生，可以在“SET”和“RESET”输入之间连接一个反相器，以产生另一种称为数据锁存器的触发器电路，延迟触发器， D型双稳态， D型触发器或只是一个D触发器因为它通常被称为。

D触发器到目前为止最重要的时钟触发器，因为它确保输入S和R永远不会同时等于1。 D型触发器由门控SR触发器构成，在 S 和 R 输入之间添加一个反相器，以允许单个 D （数据）输入。

然后使用标记为“D”的单个数据输入代替“设置”信号，并使用变频器生成互补的“复位”输入从而从电平敏感的SR锁存器产生电平敏感的D型触发器，如现在S = D且R =非D，如图所示。

D型触发器电路

我们记得一个简单的SR触发器需要两个输入，一个用于“设置”输出，一个用于“重置“输出。通过将反相器（非门）连接到SR触发器，我们可以仅使用一个输入“设置”和“重置”触发器，因为现在两个输入信号是彼此的互补。当两个输入均为低电平时，此补码可避免 SR 锁存器中固有的模糊性，因为该状态不再可能。

因此，此单个输入称为“DATA”输入。如果该数据输入保持为高电平，则触发器将为“设置”，当触发器为低电平时，触发器将改变并变为“复位”。然而，这将是毫无意义的，因为触发器的输出将始终在应用于该数据输入的每个脉冲上改变。

为了避免这种情况，称为“CLOCK”或“ENABLE”输入的附加输入是用于在存储所需数据之后将数据输入与触发器的锁存电路隔离。结果是，当时钟输入有效时， D 输入条件仅复制到输出 Q 。然后，这形成了另一个称为D触发器的顺序器件的基础。

“D触发器”将存储和输出应用于其数据终端的任何逻辑电平。因为时钟输入为高电平。一旦时钟输入变为低电平，触发器的“置位”和“复位”输入都保持在逻辑电平“1”，因此它不会改变状态并在时钟转换发生之前存储其输出上存在的任何数据。换句话说，输出被“锁存”在逻辑“0”或逻辑“1”。

D型触发器的真值表

注意：↓和↑表示时钟脉冲的方向，因为假设D型触发器是边沿触发的

主从D触发器

基本的D型触发器可以通过在其输出上添加第二个SR触发器来进一步改进，该触发器在互补时钟信号上激活，以产生“主从式D型触发器“。在第一级时钟信号的前沿（低电平到高电平），“主机”锁存输入条件 D ，同时输出级被禁用。

在时钟信号的后沿（从高到低），第二个“从”级现在被激活，锁存到第一个主电路的输出。然后输出级似乎在时钟脉冲的下降沿触发。 “主从式D型触发器”可以通过将两个具有相反时钟相位的锁存器级联在一起构成，如图所示。

主从式D触发器电路

我们可以从上面看到，在时钟脉冲的前沿，主触发器将从数据加载数据D 输入，因此主机为“ON”。利用时钟脉冲的后沿，从触发器正在加载数据，即从器件为“ON”。然后总会有一个触发器“ON”而另一个“OFF”，但主机和从机从不同时“ON”。因此，输出 Q 仅在一个完整脉冲（即0-1-0）应用于时钟输入时才获取 D 的值。

TTL和CMOS封装中有许多不同的D触发器IC，更常见的是74LS74，它是一个双D触发器IC，在单个芯片中包含两个独立的D型双稳态，可实现单个或主控-slave切换人字拖鞋。其他D触发器IC包括具有直接清零输入的74LS174 HEX D触发器，具有互补输出的74LS175 Quad D触发器和包含8个D型触发器的74LS273 Octal D型触发器，具有清晰输入单个封装。

74LS74双D型触发器

其他流行的D型触发器IC

D型触发器的一个主要用途是作为分频器。如果D型触发器上的 Q 输出直接连接到 D 输入，使器件闭环“反馈”，则连续的时钟脉冲将使双稳态“ “每两个时钟周期切换一次。使用D型触发器进行频率分频离子

在计数器教程中，我们看到数据锁存器如何用作”二进制分频器“或”分频器“来制作“2分频”计数器电路，即输出具有时钟脉冲频率的一半。通过在D型触发器周围放置反馈回路，可以构造另一种类型的触发器电路，称为型触发器或更常见的是T型双稳态，可以使用作为二进制计数器中的二分频电路，如下所示。

除以2计数器

从上面的频率波形可以看出，通过“反馈” Q 的输出到输入端 D ，输出脉冲 Q 的频率恰好是输入时钟频率的一半（ƒ/ 2 ），（ƒ IN ）。换句话说，电路产生分频，因为它现在每两个时钟周期将输入频率除以因子2（倍频程）为 Q = 1 。

D触发器作为数据锁存器

除了分频之外，D触发器的另一个有用的应用是数据锁存器。数据锁存器可以用作保持或记住其数据输入上存在的数据的器件，从而有点像单个位存储器器件，而TTL 74LS74或CMOS 4042等IC则以Quad格式提供。目的。通过将四个 1位数据锁存器连接在一起，使其所有时钟输入连接在一起并同时“时钟控制”，可以制作一个简单的“4位”数据锁存器，如图所示下面。

4位数据锁存器

透明数据锁存器

数据锁存器是电子和计算机电路中非常有用的设备。它们可以设计为在两个输出 Q 时具有非常高的输出阻抗，并且其反向或补偿输出 Q 可以减少用作缓冲器时对连接电路的阻抗影响， I / O端口，双向总线驱动器甚至是显示驱动器。

但单个“1位”数据锁存器本身并不实用，而商用IC则包含4个， 8个，10个，16个甚至32个单独数据锁存到一个IC封装中，一个这样的IC器件是74LS373八通道D型透明锁存器。

74LS373的8个独立数据锁存器或双稳态器件是“透明”D型触发器，意味着当时钟（CLK）输入在逻辑电平“1”为高电平时（但也可能为低电平有效）， Q 处的输出跟随数据 D 输入。

在此配置中，锁存器被称为“打开”，而 D 输入到 Q 输出似乎是“透明的当数据无阻碍地流过它时，因此名称为透明锁存器。

当时钟信号在逻辑电平“0”为低电平时，锁存器“关闭”，输出在 Q 被锁存在时钟信号改变之前存在的数据的最后一个值，并且不再响应 D 而改变。

8位数据锁存器

74LS373八进制透明锁存器的功能图

D型触发器摘要

数据或D型触发器可以使用一对背靠背SR锁存器构建，并在 S 和 R之间连接一个逆变器（NOT Gate） 输入以允许单个 D （数据）输入。通过在其输出上添加第二个SR触发器，可以进一步改善基本的 D 触发器电路，该触发器在互补时钟信号上激活，以产生“主 - 从D触发器”器件。

D型锁存器和D型触发器之间的区别在于锁存器没有时钟信号来改变状态，而触发器总是这样。 D触发器是边沿触发器件，它在时钟上升沿或下降沿将输入数据传输到 Q 。数据锁存器是电平敏感设备，例如数据锁存器和透明锁存器。

在下一个关于顺序逻辑电路的教程中，我们将研究将数据锁存器连接在一起以产生另一种类型的顺序逻辑电路，称为移位寄存器，用于将并行数据转换为串行数据，反之亦然。