同步计数器之所以被称为是因为计数器内所有单个触发器的时钟输入都由同一时钟信号同时同时计时。
在之前的异步二进制中在计数器教程中,我们看到一个计数器级的输出直接连接到下一个计数器级的时钟输入,依此类推。
这样的结果是异步计数器遭受了什么被称为“传播延迟”,其中定时信号通过每个触发器延迟一小部分。
然而,使用同步计数器,外部时钟信号连接到计数器内每个触发器的时钟输入使得所有触发器同时(并行)同时计时,从而给出固定的时间关系。换句话说,输出的变化发生在与时钟信号的“同步”中。
这种同步的结果是所有单独的输出位在响应公共时钟的同时改变状态信号没有纹波效应,因此没有传播延迟。
二进制4位同步递增计数器
从上面可以看出,外部时钟脉冲(要计数的脉冲)直接馈送到计数器链中的每个JK触发器,并且 J 和 K 输入全部在切换模式下连接在一起,但仅在第一个触发器,触发器 FFA (LSB)中它们连接为HIGH,逻辑“1”允许触发器在每个时钟脉冲上切换。然后,同步计数器响应公共时钟信号遵循预定的状态序列,为每个脉冲提前一个状态。
J 和 K 触发器 FFB 的输入直接连接到触发器 FFA 的输出 Q A ,但是触发器的 J 和 K 输入 FFC 和 FFD 由单独的 AND 门也提供来自前一级输入和输出的信号。这些额外的 AND 门为下一级的JK输入生成所需的逻辑。
如果我们使每个JK触发器根据是否所有前面的翻转都进行切换触发输出( Q )为“HIGH”,我们可以获得与异步电路相同的计数序列,但没有纹波效应,因为此电路中的每个触发器将在同一时间进行时钟控制。
然后由于同步计数器中没有固有的传播延迟,因为所有计数器级同时并行触发,这种频率计数器的最大工作频率远高于类似的异步计数器电路。
4位同步计数器波形时序图
由于此4位同步计数器在每个时钟脉冲上按顺序计数,因此产生的输出从0( 0000 )向上计数到15( 1111 )。因此,这种类型的计数器也称为4位同步递增计数器。
然而,我们可以轻松构建一个4位同步递减计数器b>通过将 AND 门连接到触发器的 Q 输出,如图所示,产生与上述相反的波形时序图。这里计数器以其所有输出HIGH( 1111 )开始,并且在重复之前,它会将每个时钟脉冲的应用计数到零,( 0000 )。
二进制4位同步递减计数器
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同步计数器是通过将触发器连接在一起形成的并且可以将任意数量的触发器连接或“级联”在一起以形成“除以n”二进制计数器,模数或“MOD”数仍然适用于异步计数器,因此十进制计数器或BCD计数器计数从0到 2 n -1 可以与截断序列一起构建。我们需要增加向上或向下同步计数器的MOD计数,它是一个额外的触发器和 AND 门。
十进制4位同步计数器
也可以使用同步二进制计数器构建一个4位十进制同步计数器,以产生从0到9的计数序列。标准二进制计数器可以借助一些额外的计数器转换为十进制(十进制10)计数器实现所需状态序列的逻辑。达到“1001”计数后,计数器回流到“0000”。我们现在有十年或Modulo-10计数器。
十进制4位同步计数器
额外的 AND 门检测计数序列何时达到“1001”(二进制10)并导致触发器 FF3 切换在下一个时钟脉冲。触发器 FF0 在每个时钟脉冲上切换。因此,计数被重置并在“0000”处重新开始,产生同步十进制计数器。
我们可以很容易地在上述计数器电路中重新安排额外的 AND 门产生其他计数数字,如Mod-12计数器,从“0000”到“1011”(0到11)计数12个状态,然后重复使它们适合于时钟等。
触发同步计数器
同步计数器使用边沿触发的触发器改变“正边沿”(上升沿)或“负边沿”(下降沿)的状态当时钟输入改变状态时,控制输入上的时钟脉冲导致一次计数。
通常,同步计数器在上升沿计数,即时钟信号的低到高转换和异步纹波计数器在下降沿计数,这是时钟信号从高到低的转换。
它波纹c似乎不寻常ounters使用时钟周期的下降沿来改变状态,但这样可以更容易地将计数器链接在一起,因为一个计数器的最高有效位(MSB)可以驱动下一个计数器的时钟输入。
这是有效的,因为当前一位从高位变为低位时,下一位必须改变状态 - 进位必须发生在下一位的位置。同步计数器通常有一个进位和一个进位引脚,用于将计数器连接在一起而不会引入任何传播延迟。
同步计数器摘要
然后总结一些关于同步计数器:
同步计数器可以由Toggle或D型触发器构成。
同步计数器比异步计数器更容易设计。
它们被称为同步计数器,因为触发器的时钟输入都是一起计时的同时具有相同的时钟信号。
由于这个公共时钟脉冲,所有输出状态都会同时切换或改变。 li>
全部时钟输入连接在一起没有固有的传播延迟。
同步计数器有时被称为并行计数器,因为时钟并行馈送到所有触发器。
固有记忆c ircuit跟踪计数器当前状态。
使用逻辑门控制计数序列。
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