0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Vivado 专家系列演讲

Xilinx赛灵思官微 来源:djl 作者:赛灵思 2019-07-31 17:54 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

赛灵思“Vivado 专家系列”研讨会将由来自赛灵思 Vivado 开发者及资深技术支持团队成员为您带来包括技术分享、设计方法学、设计技巧等内容,以帮助用户快速提高其基于 FPGA 的设计效率。此次研讨会为该系列的第一期,旨在深入剖析 Vivado 高速时序收敛技术。另外我们还将总结高速设计面临的挑战,介绍设计分析、设计向导以及设计复杂性和拥塞的分析方法。

演 讲 嘉 宾

高亚军(Lauren Gao)

赛灵思战略应用高级工程师

专注于 C/C++ 高层次综合,拥有多年利用 Xilinx FPGA 实现数字信号处理算法的经验,对 Xilinx FPGA 的架构、开发工具和设计理念有深入的理解。发布《Vivado入门与提高》,《Vivado HLS 快速上手》等网络视频课程,点击率超过10万、出版《基于FPGA的数字信号处理(第2版)》及《Vovadp从此开始》等书籍,广受好评。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 赛灵思
    +关注

    关注

    33

    文章

    1798

    浏览量

    133656
  • Vivado
    +关注

    关注

    19

    文章

    860

    浏览量

    71398
收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    AR远程专家指导:赋能工业、精密制造业

    赋能模式——AR远程专家指导。这种新型指导方式通过AR眼镜、移动终端与云端专家系统相连接,让远在千里之外的专家“亲临现场”,实时观察作业环境,进行精准的操作指导与知识传递,实现从“到场指导”向“在线沉浸式赋能”的
    的头像 发表于 03-20 15:04 235次阅读

    Vivado中IP核被锁定的解决办法

    当使用不同版本的Vivado打开工程时,IP核被锁定的情况较为常见。不同版本的Vivado对IP核的支持程度和处理方式有所不同。
    的头像 发表于 02-25 14:00 532次阅读
    <b class='flag-5'>Vivado</b>中IP核被锁定的解决办法

    通过vivado HLS设计一个FIR低通滤波器

    Vivado HLS是一款强大的高层次综合工具,可将C/C++代码转换为硬件描述语言(HDL),显著提升FPGA开发效率。
    的头像 发表于 01-20 16:19 537次阅读
    通过<b class='flag-5'>vivado</b> HLS设计一个FIR低通滤波器

    vivado中常用时序约束指令介绍

    vivado中,我们常用的时序约束指令主要包括如下几个方面。
    的头像 发表于 01-20 16:15 635次阅读

    AMD Vivado Design Suite 2025.2版本现已发布

    AMD Vivado Design Suite 2025.2 版本现已发布,新增对 AMD Versal 自适应 SoC 的设计支持,包含新器件支持、QoR 功能及易用性增强。
    的头像 发表于 12-09 15:11 1323次阅读

    vcs和vivado联合仿真

    我们在做参赛课题的过程中发现,上FPGA开发板跑系统时,有时需要添加vivado的ip核。但是vivado仿真比较慢,vcs也不能直接对添加了vivado ip核的soc系统进行仿真。在这种情况下
    发表于 10-24 07:28

    AMD Vivado设计套件2025.1版本的功能特性

    随着 AMD Spartan UltraScale+ 系列现已投入量产,解锁其功能集的最快途径便是采用最新 AMD Vivado 工具版本( 2025.1 或更高版本)和全新操作指南资源。该集
    的头像 发表于 09-23 09:15 1856次阅读
    AMD <b class='flag-5'>Vivado</b>设计套件2025.1版本的功能特性

    vivado仿真时GSR信号的影响

    利用vivado进行设计xilinx FPGA时,写完设计代码和仿真代码后,点击run simulation(启动modelsim进行仿真)。
    的头像 发表于 08-30 14:22 1571次阅读
    <b class='flag-5'>vivado</b>仿真时GSR信号的影响

    开源鸿蒙主题演讲分论坛顺利召开

    近日,2025开放原子开源生态大会——开源鸿蒙主题演讲在北京国家会议中心二期顺利召开。本次主题演讲汇聚了众多行业专家、企业代表和技术先锋,围绕开源鸿蒙的技术创新、生态建设、人才培养等关键议题展开
    的头像 发表于 07-28 17:15 1239次阅读

    【「DeepSeek 核心技术揭秘」阅读体验】+混合专家

    逻辑,硬件性能的成本选择,达到的效果, 最后是对人工智能的影响。 Deepseek在技术思路上,采用混合专家系统MoE架构(思维模块),MoE则由多个专家模型组成,在处理任务时,它能够根据任务的特性
    发表于 07-22 22:14

    Vivado无法选中开发板的常见原因及解决方法

    在使用 AMD Vivado Design Suite 对开发板(Evaluation Board)进行 FPGA 开发时,我们通常希望在创建工程时直接选择开发板,这样 Vivado 能够自动配置
    的头像 发表于 07-15 10:19 1951次阅读
    <b class='flag-5'>Vivado</b>无法选中开发板的常见原因及解决方法

    神经网络专家系统在电机故障诊断中的应用

    摘要:针对传统专家系统不能进行自学习、自适应的问题,本文提出了基于种经网络专家系统的并步电机故障诊断方法。本文将小波神经网络和专家系统相结合,充分发挥了二者故障诊断的优点,很大程度上降低了对电机
    发表于 06-16 22:09

    AMD Vivado Design Suite 2025.1现已推出

    AMD Vivado Design Suite 2025.1 现已推出,支持 AMD Spartan UltraScale+ 和新一代 Versal 器件。这一最新版本还新增了多项功能,可显著提升 Versal SSIT 器件的 FMAX 值,并对所有系列产品在 IP 集
    的头像 发表于 06-16 15:16 1668次阅读

    如何使用One Spin检查AMD Vivado Design Suite Synth的结果

    本文讲述了如何使用 One Spin 检查 AMD Vivado Design Suite Synth 的结果(以 Vivado 2024.2 为例)。
    的头像 发表于 05-19 14:22 1490次阅读
    如何使用One Spin检查AMD <b class='flag-5'>Vivado</b> Design Suite Synth的结果

    Vivado 2018.3软件的使用教程

    大家好,欢迎来到至芯科技FPGA炼狱营地,准备开启我们的伟大征程!正所谓“兵马未动,粮草先行”,战前的准备自是必不可少,在FPGA的漫漫沙场,我们何以入场,何以取胜呢?在这里我们为各位战友准备了vivado 2018.3的使用教程。
    的头像 发表于 04-30 14:14 3661次阅读
    <b class='flag-5'>Vivado</b> 2018.3软件的使用教程