如何设计多层PCB？

设计多层PCB，其中一个重要的事情是规划多层PCB堆叠，以实现产品的最佳性能。设计不良的基板，选择不当的材料，会降低信号传输的电气性能，增加发射和串扰，并且还会使产品更容易受到外部噪声的影响。这些问题可能导致间歇性操作，因为时序毛刺和干扰会大大降低产品性能和长期可靠性。

多层PCB叠层

相比之下，正确构建的PCB电路板基板可有效减少电磁辐射，串扰并改善信号完整性，从而提供低电感配电网络。而且，从制造的角度来看，也可以改善产品的可制造性。

在产品生产过程中抑制噪音而不是试图提升问题是有意义的。项目按时完成“正确的第一次”和预算意味着您可以通过缩短设计周期，缩短产品上市时间和延长产品生命周期来降低成本。

包含铜质平面的电路板允许在微带线或带状线控制的阻抗传输线配置中路由的信号产生比双层板上的不加区别的迹线少得多的辐射。信号紧密耦合到平面（接地或电源），减少串扰并提高信号完整性。

多层PCB中的平面可显着减少两层PCB上的辐射发射。根据经验，与双面PCB板相比，四层板的辐射将减少15 dB。

选择多层叠层时，我们应考虑以下因素：

•信号层应始终与平面相邻。这将嵌入平面之间的信号层数量限制为两个以及顶部和底部（外部）层到一个信号。
•信号层应紧密耦合（<10 MIL）到其相邻平面< br>•电源平面（以及地面）可用于信号的返回路径。
•确定信号的返回路径（将使用哪个平面）。快速上升时间信号采用最小电感的路径，通常是最接近的平面。
•成本（凸台最重要的设计参数）。

阻焊层 - 对阻抗的影响

由于印刷电路板通常覆盖焊料掩模，因此在计算时应考虑保形涂层的影响阻抗。通常，焊接掩模将在薄迹线上将阻抗降低2至3欧姆。随着迹线厚度的增加，焊料掩模的影响较小。

焊料掩模涂层的影响

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上图说明了阻焊层涂层对微带阻抗的影响。这个例子是常用的液体可光成像阻焊膜，厚度为0.5 MIL，介电常数为3.3。

阻焊层使微带特性阻抗下降2欧姆。差分阻抗为3.5欧姆。因此，如果您不考虑焊接掩模，那么
计算可能会超出3％到4％。

介电材料

最受欢迎的电介质材料是FR4，可以是芯材或预浸料（预浸渍）材料。
核心材料是薄电介质（固化玻璃纤维环氧树脂），铜箔粘合到< br>双方。例如：Isola的FR406材料 - 包括5,8,9.5,14,18,21,28,35,39,47，59和93 MIL核心。铜的厚度通常为½至2盎司（17至70微米）。

预浸材料是浸渍有未固化环氧树脂的玻璃纤维薄片，在PCB制造过程中加热和压制时会硬化。 Isola的FR406材料 - 包括1.7,2.3,3.9和7.1 MIL预浸料，可以组合以达到所需的预浸料厚度。

最常见的叠层称为“箔法”是具有铜箔的预浸料 - 在最外层（顶部和底部）上粘合到外部，然后在整个基材上与预浸料交替。另一种叠加被称为“加密方法”，它与箔方法相反，并被老派军事承包商使用。

让我们来看看最常见的多层配置。

4层PCB叠层

典型的四层板叠层如下所示。计算衬底的特性和差分阻抗

4层PCB叠层

通常看到四层板均匀堆叠。也就是说，四个均匀间隔的层，其中的平面位于中心。虽然这确实使得电路板对称，但它并没有帮助EMC。

另外，另一个常见的错误是让平面紧密耦合在中心与信号之间的大电介质层和平面。这肯定会产生良好的平面间电容，但同样无助于信号完整性，串扰或EMC - 这就是我们选择在两层上使用4层PCB的原因。

提高电容器的EMC性能四层板，最好将信号层尽可能靠近平面（<10 MIL），并在电源和地平面之间使用大芯（~40 MIL）保持整体基板厚度~~ 62 MIL。对平面耦合的紧密追踪将减少迹线之间的串扰，并允许我们将阻抗保持在可接受的值。

良好的阻抗范围（Zo）为50至60欧姆。请记住，较低的阻抗将增加dI/dt并显着增加汲取的电流（对PDN不利），更高的阻抗会发出更多的EMI，并使设计更容易受到外界的影响干扰。

6层PCB叠层

六层板基本上是一个四层板，在平面之间添加了两个额外的信号层。这极大地改善了EMI，因为它提供了两个用于高速信号的埋层和两个用于路由低速信号的表面层。
信号层应放置在非常靠近相邻平面的位置，并且需要

板厚（62 MIL）由较厚的中心芯组成。在迹线阻抗，迹线宽度和预浸料/芯厚度之间始终存在折衷，并且最好使用Rayming建议来提供快速“假设”分析Rayming Stackup Planner计算特征阻抗加边缘耦合和宽边耦合差分阻抗。后者仅适用于嵌入式双带状线层。差分对在高速设计中变得越来越普遍，通过使用差分模式信号来降低噪声。

6层PCB叠层

8层PCB叠层

要提高EMC性能，请在六层叠层中再添加两个平面。建议不要在平面之间有两个以上的相邻信号层，因为这会产生阻抗不连续性（信号层阻抗差为~20欧姆），并增加这些信号层之间的串扰。 p>

在下面的情况中，将两个平面层添加到基板的中心。这允许中心平面之间的紧密耦合并隔离每个信号平面，从而减少耦合，从而显着地增加串扰。这种配置通常用于DDR2和DDR3设计的高速信号，其中由于紧密布线引起的串扰是一个问题。
如果您有风险厌恶 - 那么这就是使用的叠加

10层PCB叠层

当需要六个布线层和四个平面时，应使用十层板 - 并且EMC值得关注。

10层PCB叠层

上面演示了典型的10层图层叠加。这种叠加是理想的，因为信号和返回平面的紧密耦合，高速信号层的屏蔽，多个接地层的存在，以及紧密耦合的电源/接地在董事会中心的飞机对。通常将高速信号路由在掩埋在平面之间的信号层上（在这种情况下为3-4层和7-8层）。但是，应该注意正确地对这些信号进行路由。
其他，避免相邻层之间的耦合（串扰）。

12层PCB叠层

12层是通常可以在62MIL厚板中方便地制造的最大层数。偶尔你会看到14到16层的电路板被制成62MIL厚的电路板，但制造它们的制造商的数量仅限于那些能生产HDI电路板的制造商。

高层计数板（十多个）需要薄电介质（在62MIL厚板上通常为5MIL或更小），因此它们之间会自动紧密耦合。
正确堆叠和布线后，它们可以满足我们所有的高速要求和
将具有出色的EMC性能和信号完整性。上述十二层叠层
在六个内层上提供屏蔽。

12层PCB叠层

14层PCB叠层

当需要8个路由（信号）层时，使用下面的14层叠加
需要特殊的关键网盾。层6和9为敏感信号提供隔离，而层3和层3提供隔离。 4和11＆amp; 12为高速信号提供屏蔽。

14层PCB叠层

16层PCB叠层

16层PCB提供十层布线，通常用于极其密集的设计。通常，您会看到16层PCB，其中EDA应用中使用的布线技术无法将设计路由到完成。 “如果它不会路由 - 只需继续添加图层”。虽然这是一种常见的说法，但这不是一种好的做法。
如果董事会不能完成路线，那么可能有很多原因。不良的安置往往是课程。打开布线通道，减少大鼠网中的交叉数量，在25 MIL网格上放置过孔以允许通过路由并尽可能地帮助路由器。

16层PCB堆叠

可以制造的层数实际上没有限制在多层PCB中（请先检查制造商的功能）。当然，随着层数的增加，板厚度增加，以适应所用材料的最小厚度。还必须考虑纵横比（板厚度与最小孔径）。一般来说，厚度为100MIL的板材为10：1。例如，200 MIL厚的基板
的最小孔尺寸为20 MIL。

确定层数

技术规则基于在所使用的SMT元件的最小间距上，基本上是最大的走线，间隙和通孔允许，同时最小化PCB制造成本。采用球栅阵列（BGA）的复杂高速设计通常需要4/4 MIL（走线/间隙）和20/8 MIL（焊盘/孔）的过孔技术。但是，如果可以的话使用要求较低的尺寸，这将降低成本并提高制造产量。

一旦建立了这些规则，计算所需特征阻抗（Zo）和差分阻抗所需的叠加（Zdiff）根据组件数据表。通常，使用50欧姆Zo和100欧姆Zdiff。请记住，较低的阻抗会增加dI/dt并显着增加吸收的电流（对PDN不利），较高的阻抗会产生更多的EMI，并使设计更容易受到外部影响干扰。因此，良好的Zo范围为50-60欧姆。

给定设计所需的总层数取决于设计的复杂程度。因素包括：必须从BGA突破的信号网的数量; BGA所需的电源数量;组件密度和封装类型。

经验丰富的设计师在一段时间后会对它有所了解，但检查是否有足够多的层是一种很好的方法来自动调整电路板。如果没有调整，路由器需要完成至少85％的路由，以指示所选的堆栈是可路由的。您可能需要多次重新评估放置以获得最佳结果。
如何使用已建立的设计规则计算整个叠层的特性和差分阻抗？

对于那些不熟悉多层PCB叠层规划的人，已经提供了常用的标准2到16层叠层。但是，您可以编辑，重命名和保存喜欢的自定义堆栈以便再次使用。