基于SOPC技术的CPU核心处理模块 - EPA现场控制器的设计方案

基于SOPC技术的CPU核心处理模块

　　整个方案的实现是以接入实时工业以太网络为目的，在芯片内部实现部分EPA协议，同时控制器实现对工业以太网上的其他设备的监控、显示及数据分析。设计中采用Altera公司的新一代低成本的FPGA芯片EP1C12Q240C8芯片，该芯片包含有12060LE(逻辑单元)，可根据实际需要，配置其NIOSⅡCPU软核、与CPU相连的片内外设和存储器以及与片外存储器和片外设备相连的接口等。其芯片系统结构框图如图2所示。

　　

 

　　图2 芯片系统结构框图

　　整个CPU处理器的硬软件设计均在Quartus II 5.1版本上实现。NIOSⅡ处理器核是Altera公司的第二代用户可配置的通用32位RISC软核微处理器，是Altera公司特有的基于FPGA架构的可配置的软CPU内核，其特性和外设可根据实际需要进行增加或剪裁。所有NIOSⅡ处理器系统使用统一的指令和编程模型，并有三种类型以满足不同设计的要求，分别是快速型、经济型和标准型。在本控制器中，所定制的NIOSⅡ软核选用快速型，该内核处理速度为49DMIPS，耗费的逻辑门数为1400~1800LE，同时带有硬件乘法器和硬件除法器。根据EPA网络对控制器的要求，添加与CPU相连的片内外设和片外设备接口：SDRAM控制器、片内RAM、三态桥、UART、定时器、通用I/O口、LCD显示驱动电路和以太网接口。按照设计要求，在Quartus II 5.1版本下的对CPU的配置情况如图3所示。FPGA芯片可根据实际需要灵活地增加功能，同样对不必要的功能也可进行删减，以满足快速、高效和低成本的设计。

　　

 

　　图3 EP1C12Q240C8芯片配置情况

　　在配置完CPU处理器的内部结构以后，按照设计需要对CPU的外围进行配置。由于该控制器是接入EPA网络，需要实现EPA协议，而FPGA芯片EP1C12Q240C8的内部只有288K的RAM，所以在片外扩展了16M bits的FLASH-AM29LV160D和64M bits的SDRAM-HY57V641620的。从外部引入12V的直流电源，经过电平转换以后得到3.3V和1.5V的电源，为CPU、存储器及其他受电设备供电。CPU上的时钟源使用的是50MHz的钟振。JTAG和EPCS下载口用于硬软件的下载。将在Quartus Ⅱ上编辑的硬件程序和软件程序通过JTAG和EPCS下载口，下载到FLASH和RAM(片内或者片外)中，可进行在线调试。该复位电路是由10KW电阻、10mF电容和按键组成，可实现按键低电平复位和上电低电平复位。