仿真测试程序
仿真图
12进制计数器设计方案四:异步十二进制加减法计数器设计2
VHDl设计思路
设计中,clk 是时钟输入端,上升沿有效;updn 为计数方式控制端,updn=“1”时作加法计数,updn=“0”时作减法计数; c 是进位/借位输出端; c0 为个位最高位输出。在计数工作之前,个位q 和十位k 全部置0。个位由时钟上升沿触发加/减1,十位由个位的进位/借位触发,从而实现十位的变化,即异步可逆计数。当updown=“1”时,计数器进行加法计数,个位从“0”依次计数到“9”,进位,十位由“0”到“1”,当计数到11时清零;同理,当updown=“0”时,计数器进行减法计数。
程序设计
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