性能最大化 - 影响MOSFET性能的一些因素

　　性能最大化

　　

　　为进一步阐明上述的内容和更好地了解C dv/dt损耗对整个电路损耗的影响，让我们用两个MOSFET（参数如表1所示）例说明。1号器件具备高通态电阻和低电荷比值，而2号器件是具备低通态电阻和高电荷比值的晶体管。将这两个器件插入同步压降转换器具备相同的Q1 MOSFET和1 MHz开关频率的同步FET插槽。输入电 压为14 V，输出电压为1.3 V。

　　

　　两个不同的同步FET的测量损耗如图7所示。从图7可以看到，在宽输出负载范围条件下，1号器件相对于2号器件的损耗更低。实际上，在10A负载条件下，1号器件的功耗比2号器件低0.72 W。整体而言，2号器件的功耗比1号器件高出约18%，这主要是由C dv/dt导通损耗造成的。其中的奥秘就在于，1号器件具备更低的栅漏电荷和电荷比，因此它具备更低的或不产生Cdv/dt损耗。由于负载电流对C dv/dt损耗的影响不大，因此在轻载条件下，功耗的变化基本无差别。

　　另一个可影响电源产品设计的MOSFET性能的因素是布局。例如，不合理的电路板布局可增大电源电路的寄生效应，反过来，增大的寄生效应又会提高电源的开关和导通损耗。此外，它还会提高电磁干扰的噪声水平，从而使设计出的产品达不到理想的性能。

　　若要最大限度降低电路板布局带来的影响，设计人员必须确保通过将驱动和MOSFET尽可能地背靠背放置，从而使输入回路面积最小化，如图8所示。

　　

　　图8右侧有一个位于FET下方的小型陶瓷支路，利用过孔形成一个极小的输入回路。因此，需要将支路电容靠近驱动放置，并将输入陶瓷电容CIN 靠近高边MOSFET放置。在这里，控制回路FET相对于同步FET具备更高的优先权。

　　如果将FET并联，需要确保栅极回路阻抗匹配。另外，该布局必须采用隔离的模拟接地层和功率接地层，使大电流电路形成独立的回路，从而不干扰敏感的模拟电路。然后，必须将这两个接地层与PCB布局的一个点连接。此外，设计人员还必须利用多个过孔，使FET与输入引脚Vin或接地层连接。电路板上任何未用区域必须灌注铜。

　　总之，封装阻抗、PCB布局、互连线寄生效应和开关速度都是影响电源电路MOSFET性能的重要因素。因此，要想在高功率密度条件下获得最佳的转换效率，必须在设计MOSFET过程中，充分考虑封装、电路板布局（包括互连线）、阻抗和开关速度。

　　F3： 实际上，当Q2的漏源极的电压升高时，电流就会经由栅漏电容CGD 流入总栅极电阻RG ，如图3（a）所示。因此，它会导致同步FET Q2的栅极出现尖峰电压。当该栅极电压超出规定的阈值时，它就会被迫导通。图3（b）显示的，正是在图3（a）所示 典型同步压降转换器拓扑中，同步FET Q2在这种工作模式下的主要波形。