专家支招：克服内存尺寸缩小中的电阻挑战

随着内存尺寸的不断缩小，欧姆接触区的面积在每一个技术节点都缩小70%左右，而其深宽比则不断增加，为了达到欧姆接触，沉积出低电阻率的硅化钴尤为重要。本文介绍两个DRAM尺寸缩小的全新解决方案。

在内存器件中，欧姆接触（金属与半导体的接触）连接了有源区和金属布线。为了使最多的电荷快速传输过欧姆接触区，必须使用低电阻材料。为此，低电阻率的硅化钴已成为业内标准材料，而其传输电荷的效率则取决于是否能沉积出一层足够厚的硅化钴沉积层，从而形成牢固的欧姆接触区。

随着内存尺寸的不断缩小，欧姆接触区的面积在每一个技术节点都缩小70%左右，而其深宽比则不断增加，为了达到欧姆接触，沉积出低电阻率的硅化钴尤为重要。在1xnm技术节点的DRAM内存制造中，这两个因素都使硅化物沉积越来越困难，因为硅化物需要有一定的厚度，从而确保电荷能快速、可靠地通过欧姆接触区，从有源区传输至布线的上层区域，然后再原路返回。

DRAM尺寸缩小的两个全新解决方案

Endura Cirrus Co如何解决硅化物覆盖的挑战？

应用材料公司的Endura® Cirrus™ HT Co PVD系统通过克服接触区面积缩小及深宽比增加带来的挑战，有效解决了硅化物覆盖问题。该系统采用了高频率RF源，生成含有比其他源技术浓度高得多的金属离子的等离子体，从而在高深宽比器件的底部实现了优异的厚度和均匀性。晶片上的负电压引导正金属离子进入狭窄的孔洞中。因此，借助于更多的金属离子，高深宽比接触区底部的覆盖物厚度可比现有技术多出两到三倍。这就形成了一层牢固的硅化物欧姆接触区，减轻了金属和半导体层之间电荷传输的阻碍。

Endura Versa XLR2如何解决线电阻的挑战？

DRAM单元按照列（位线）和行（字线）的阵列进行运作。位线在一个感应放大器之间传输电荷，从而编辑（写入）或获得（读取）特定单元的数据。数据写入或从DRAM单元读取的速度取决于位线的电阻（即RC中的R）；电阻越低，数据传输速度越快。导体的电阻取决于电子沿线路运动时遇到的散射点。薄膜中的杂质、颗粒边界和器件表面粗糙度会导致电子运动减慢。其对运动速度影响的程度则与薄膜的厚度相关。

Versa XLR2系统的物理气相沉积（PVD）腔可沉积出更纯净、更光滑的钨薄膜，其电阻率比现有技术沉积出的钨低10-15%，从而有效解决了线电阻问题。这些优异性能的背后是一系列硬件创新的支持，包括溅射源磁控管，全新的工艺化学以及等离子体特性调节功能等。凭借Versa XLR2系统生产出的低电阻钨薄膜，钨金属在DRAM位线中的应用范围有望扩展至1xnm技术节点。