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摘要：在无线通信中，降低频率合成器的相位噪声和抑制其相应的寄生输出，一直是设计者追求的目标。PE3293是Peregrine公司生产的高性能１.８GHz／550MHz双模整数分频集成锁相环电路，它具有超低的寄生输出。文中介绍了PE3293的特点功能和组成原理，给出了PE3293在频率综合器设计中的应用电路。
关键词：频率合成器；相位噪声；寄生输出；PLL；PE3293
１ 引言
同时频率切换时间和寄生输出的抑制对系统也很重要。频率合成器作为一种高质量的信号源，与电子系统的性能有很大关系。在通信系统中，使用高稳定的信号源，可以充分利用频率资源。实际上，在电子对抗、导航等电子系统中，高指标的信号源会给系统带来良好的性价比，从而为系统设计师提供可靠的技术保障。
２ ＰＥ３２９３的特点功能
表1 PE3293（以20脚TSSOP封装为例）的引脚定义
| 序 号 | 名 称 | 类 型 |
功 能 描 述 |
| 1 | N/C | 不连接 | |
| 2 | VDD | 电源，2.7～3.3V，需用一个电容就近旁路接地 | |
| 3 | CP1 | 输出 | PLL1内部的脉冲成形输出，用作外部VCO的输入驱动 |
| 4 | GND | 地端 | |
| 5 | fin1 | 输入 | 从PLL1（RR）VCO来的预分频器输入，最大频率为1.8GHz |
| 6 | Dec1 | PLL1的电源去耦端，有必要用一个电容就近接地 | |
| 7 | VDD1 | PLL1预分频器的电源，一般经3.3kΩ的电阻连到VDD | |
| 8 | fr | 输入 | 参考频率输入 |
| 9 | GND | 地端 | |
| 10 | f0LD | 输出 | 复用器输出，包括PLL1和PLL2主计数器或参考计数器输出/时钟检测信号，以及移位寄存器移出数据 |
| 11 | Clock | 输入 | CMOS时钟输入，在时钟信号的上升沿，各种计数器的串行数据将送入21bit的移位寄存器 |
| 12 | Data | 输入 | 二进制串行数据输入，为CMOS输入数据，MSB先，2bit的LSB为控制比特 |
| 13 | LE | 输入 | 负载使能CMOS入，当LE为高时，21bit的串行移位移位寄存器中的数据字将被送入相应的四个锁存器之一中（由控制比特决定） |
| 14 | VDD2 | 输出 | PLL1预分频器的电源，使用时经3.3kΩ的电阻连到VDD0 |
| 15 | Dec2 | 输出 | PLL1的电源去耦端，有必要用一个电容就近接地 |
| 16 | fin2 | 输入 | 从PLL1（IF）VCO来的预分频器输入，最大频率为500MHz |
| 17 | GND | 地端 | |
| 18 | CP2 | 输出 | PLL1内部的脉冲成形输出，用作外部VCO的输入驱动 |
| 19 | VDD | 2.7～3.3V电源，需经一个电容就近接地 | |
| 20 | VDD | 电源，2.7～3.3V，需经一个电容就近接地 |
３ ＰＥ３２９３的组成原理
ＰＬＬ１（ＲＦ）的ＶＣＯ频率ｆｉｎ１的大小与ｆｒ的值有关，它们之间的关系如下：
数据输入端Ｄａｔａ输入的数据在时钟输入Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器且ＭＳＢ(Ｍ１６)在先，因此，当ＬＥ为高时，数据送入由图４所示的最后２位地址位所决定的２１ｂｉｔ移位寄存器的相应地址中。比如，当程序对计数器Ａ１进行控制 时，送入寄存器的最后两比特(Ｓ０, Ｓ１)应为(１,１)，计数器Ａ１中的５比特位可以按表２设置。因此，在正常情况下，即使不用ＰＬＬ２?ＩＦ?? Ｓ１６也应设为０。应注意的是，ＰＥ３２９３的工作模式、鉴相器极性和功率控制均可以由Ｃ１０～Ｃ１４和Ｃ２０～Ｃ２４来控制。
表2 PE3293的计数器设计表
| 分频比 | MSB | LSB | 地址位 | ||||
| S11 | S10 | S9 | S8 | S7 | S1 | S0 | |
| A14 | A13 | A12 | A11 | A10 | 1 | 1 | |
| 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 1 | 0 | 0 | 0 | 0 | 1 | 1 | 1 |
| 2 | 0 | 0 | 0 | 1 | 0 | 1 | 1 |
| - | - | - | - | - | - | 1 | 1 |
| 31 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
５ 结语
- 锁相环(86948)
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