ECL,什么是ECL,射极耦合逻辑是什么意思？

ECL,什么是ECL,射极耦合逻辑是什么意思？

ECL的定义

ECL(Emitter Coupled Logic)，中文译名“射极耦合逻辑”，是一种适合于高性能高速设计的数字逻辑，其工艺如下图，由一个恒流源式差放电路的输入端接收输入信号，由差放电路的输出端接射随器形成输出。

图 1 ECL工艺原理图
【注意】 图中的下拉电阻R必不可少，它在射随器输出与一个小于输出低电平VOL的电压之间，提供一个使射随器工作于放大区的直流偏置。很多工程师在设计ECL电路时会漏掉这个电阻，导致ECL输出电路无法工作。

ECL逻辑的分类
ECL器件有两个供电电压VCC和VEE。当VEE接地时，VCC接正电压，这时的逻辑称为PECL(Positive ECL)；当VCC接地时，VEE接负电压，这时的逻辑称为NECL(Negative ECL)，一般狭义的ECL指的就是NECL。
起初的PECL器件是将VCC接+5V，后来为了直接利用广泛使用的3.3V和2.5V电压,出现了VCC=3.3V的LVPECL(Low Voltage PECL)和VCC=2.5V的2.5VPECL，有时把VCC=3.3V和2.5V的情况统称为LVPECL。
NECL也有同样的情况。
下面给出ONSEMI对ECL的电压分类的表：表 1根据电压供应对ECL的分类

需要指出的是，PECL和ECL并不是指两种不同的ECL器件，而是同一个ECL器件在不同电压供应下的表现。也就是说，一个ECL器件，当你给它的电压供应是VCC=5V，VEE=0V时，它就称为PECL，当你给它的电压供应是VCC=0V，VEE=-5V时，它就称为NECL，如此而已。
1.3 ECL逻辑适合高速设计的特点
相对于传统的CMOS和TTL工艺，ECL具有以下适合高速电路的特点：
1． ECL的低输出阻抗(6～8ohm)和高输入阻抗(可以看作无穷大)使之可以适合于驱动长的可控阻抗传输线。它可以驱动50～130ohm特征阻抗的传输线而交流特性并没有明显的改变。
2． ECL逻辑的swing小(典型800mV)，高低电平之间的转换迅速；带来的交流功耗更小；而且可以减少在高速应用中串扰(crosstalk)和EMI带来的问题。
3． ECL器件的工艺使之能够提供差分信号，这是TTL和CMOS工艺所不具备的。而差分信号的优点众所周知——抗共模干扰能力强，接收容差大，无须额外参考电平来作为判决门限。
4． ECL比TTL或CMOS消耗更多的直流功耗，但是ECL的交流功耗相对于频率来说近似为常数，而TTL和CMOS的交流功耗是随频率的增加而增加的。也就是说，在高速应用中，ECL器件并不比TTL或CMOS器件在功耗问题上处于劣势。
5． 在时钟分配的应用方面，由于ECL器件对电压和温度的变化不如TTL和CMOS器件敏感，由ECL时钟驱动产生的时钟并发性更好，也就是说，输出时钟之间的skew更小。
相对于同为差分逻辑的LVDS，ECL具有以下特点：
1． 支持更高的速度。受工艺的限制，LVDS逻辑很少有高于1.5GHz的应用，而ECL逻辑可以应用高于3GHz的场合。
2． 支持更远距离的传输。在大背板或较长线缆的高速信号传输场景下，ECL显然比LVDS更加胜任。
3． 对传输线阻抗的适应范围更宽。LVDS属于电流型驱动，其终端100ohm匹配电阻兼有产生电压的功能。因此，为了不改变信号摆幅，该电阻的阻值一般不能取100ohm以外的值。这意味着为了保证较好的信号完整性，LVDS传输线的阻抗只能控制在50ohm附近。而ECL可以驱动的传输线阻抗范围要宽得多。
4． 功耗较LVDS高。

ECL逻辑的直流特性

ECL逻辑的高低电平之差一般为800mV，其中心参考电平VBB根据VCC变化，一般为VCC-1.3V。因此， ECL的电平随VCC的不同而不同。如：
PECL，VBB=5V-1.3V=3.7V，VOH=4.1V，VOL=.3V；
LVPECL，VBB=3.3V-1.3V=2V，VOH=2.4V，VOL=1.6V；
对于所有的NECL（VEE=-5V、-3.3V、-2.5V），均是VBB=0V-1.3V= -1.3V，VOH= -0.9V，VOL=-1.7V。
以上的直流特性只是对一般而言，实际上到具体的器件上还是会稍有不同，同一器件的输入和输出也不一样。设计者应该认真参考器件的DATASHEET来获得其准确的直流特性。
VCC的大小不但决定了VBB的大小，而且任何VCC上的变化都会以1:1的形式影响一个ECL器件输出电平的变化，因此，对于一个ECL器件来说，保持VCC的干净很重要。
关于直流特性，还有很重要的一点就是两个ECL器件之间的接口，也就是说，我们要特别关注Driver的输出是否在Receiver的输入的容差范围之内。我们称这个容差范围为“接收窗口”。如果Driver的输出没有落在这个接收窗口之内，就有可能造成接收端的误判，从而造成设计上的失败。
因此看两个ECL器件是否能够互连，对于Driver，只要是从DATASHEET中得到其输出高电平VOH和输出低电平的VOL的范围；对于Receiver，只要看其关于接收窗口的一些指标，分两种情况.

高速ECL逻辑入门