异步复位的verilog程序 - 同步复位和异步复位有什么联系与区别,优缺点！

　　异步复位的verilog程序如下：

　　moduleD_FF

　　（

　　//Inputports

　　SYSCLK

　　，RST_B，

　　A，

　　//Outputports

　　B

　　）;

　　//=========================================

　　//Inputandoutputdeclaration

　　//=========================================

　　inputSYSCLK;

　　input RST_B;

　　inputA;

　　outputB;

　　//=========================================

　　//Wireandregdeclaration

　　//=========================================

　　wireSYSCLK;

　　wireRST_B;

　　wireA;

　　regB;

　　//=========================================

　　//Logic

　　//=========================================

　　always@（posedgeSYSCLKornegedgeRST_B）

　　begin

　　if（！RST_B）

　　B《=1‘b0;

　　else

　　B《=A;

　　end

　　endmodule

　　综合后的RTL级电路图如下：

　　

　　通过比较显然异步复位消耗的逻辑资源要少些，因此通常的设计中都采用异步复位的方式，需要进一步的学习的话，可以再研究下其它的资料。

　　三、总结：

　　所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。这样就可以两全其美了。