判决反馈均衡解码器的结构是怎样的

1 判决反馈均衡解码器的结构

许多数字通信系统中都使用了网格编码和脉冲幅度调制，1000BASE-T中使用4维8状态网格编码及5电平调制，每对双绞线上有5种符号{-2，-1，0，1，2}，分为A={-1，1}，B={-2，0，2}两组。4对双绞线组合的16种结果分为图1（a）所示的8个子集，属于相同子集的不同符号间的欧氏距离为4。图1（b）为其网格编码［1］图，每个状态均有4条进出路径，偶状态ρ0、ρ2、ρ4、ρ6出发路径对应的输出判决符号取自偶子集S0、S2、S4、S6；奇状态ρ1、ρ3、ρ5、ρ7出发路径输出判决符号取自奇子集S1、S3、S5、S7，相同起止点的编码路径间最小距离为4，即网格编码在理想条件下可以获取6 dB编码增益。

由于噪声和串扰的存在，译码使用了基于最大似然估计（MLSE）的维特比算法，该算法的复杂度随着信道数和译码深度呈指数增长，因此，硬件复杂度是算法设计重点。一种是串联式均衡解码器结构，即将4个DFE（判决反馈均衡器）与一个维特比译码器串联，其中，4路DFE用于消除后馈干扰，维特比译码器则用于进行网格译码，两部分组成串联式结构。

串联分离式结构［2］电路简单、硬件开销小、可流水线操作且速度快。但其中DFE输入直接来自硬判决，当存在误判时，会引起错误传递［3］，导致误码率升高。抑制误差传递的一种方法是使用并联式结构，DFE与Viterbi译码器形成环路，后馈干扰补偿嵌入Viterbi译码器中，DFU输入不采用硬判决而采用各状态幸存信号，这种结构能取得很好的误码率性能。

并联式结构针对8状态都进行了DFU计算，需8倍的DFU单元数、8倍的1D-BMU单元数以及4倍的4D-BMU的单元数，大大增加了硬件开销。并且由于n时刻的码间干扰计算需要此前的多级判决值，因此，后馈码间干扰的补偿、一维及4维分支度量计算、加比选单元以及幸存信号的选择形成了一个关键回路，路径延迟大，系统工作速率低。

串联式结构硬件简单且能达到较高的速度，而并联式结构拥有较好的误码率性能，可以综合这两种结构设计一种折衷的混合型结构。

来源：21ic