如何让嵌入式电子设备更经济化更具有实用性

（文章来源：与非网）

在当今竞争激烈的形势下，使富含嵌入式软件的复杂电子设备更快面市，但是同时确保其更便宜更可靠，是一种相当冒险的做法。未经彻底测试的硬件设计不可避免地导致返工，增加设计成本并延长布局流程的网表交付时间，并最终延迟上市时间目标，对收益源造成破坏性影响。推迟嵌入式软件的测试也潜藏有错过上市机遇的可能，会带来更严重的后果。

正因为如此，项目周期的验证部分极大地占用计划时间变成了很常见的事情。其中的根本原因，在于跟踪和消除错误极为不易，尤其是在片上系统 (SoC) 的软件内容以每年约 200% 的速度增长的情况下。与此相反，设计的硬件部分仅增长约 50%。

虽然虚拟原型和现场可编程门阵列 (FPGA) 原型在早期嵌入式软件测试上已受到关注，但对于软件和硬件的集成并无助益。前者缺乏追踪硬件错误所需的硬件精确性，而对于尽快消除错误所需的硬件调试，后者能力有限。

因此，开发团队和项目经理已转而采用硬件仿真作为其验证策略的基础。硬件仿真是一种多功能验证工具，有许多相关优势，包括软硬件协同验证或测试硬件和软件集成的功能。它已受到软件开发者的注意，因为这是能够确保嵌入式系统软件通过底层硬件正常工作的唯一验证工具。

对于致力于调试复杂 SoC 设计的硬件工程师来说，这也是值得注意的，因为工程师可以凭借该方法追踪硬件内的软件错误或软件行为中的硬件错误。硬件仿真的其他优势包括快速汇编功能、软件验证、全面的设计调试和可扩展性，可满足包括数十亿应用程序特定集成电路 (ASIC) 门的设计。此外，它能够以验证嵌入式软件和执行系统验证必需的高速率来处理数十亿验证周期（图 1）。

过去，硬件调试和测试是项目周期验证部分的唯一工作，此作业由硬件描述语言 (HDL) 测试平台驱动的逻辑软件仿真进行管理。传统的大箱式硬件仿真只用于最大型的设计。很多开发团队已采用正式验证对软件仿真进行补充，以增加基础覆盖范围并确保不遗漏特殊用例。但是，只有硬件仿真可以在比较可行的时间内完成 SoC 设计的全部验证任务，并缓解与基于事件的软件仿真相关的运行问题。

（责任编辑：fqj）