- 使用DesignWare逻辑库和嵌入式存储器以获得16FFC SOC最佳PPA

对于同一个模块，使用超高密度（UHD）7.5轨道库时，与高密度（HD）9轨道库相比，并不具有最高的性能，但由于降低了器件电容，功耗会降低25%左右，具体情况取决于模块的功能和频率。此外，当降低模块的电压时，动态功耗的降低因数为V2。在图5中，给出了不同额定电压下模块的漏电功耗（虚线）和动态功耗（实线）图。低压下降低的动态功耗归因于V2分量。

图5：多个额定电压下的性能-漏电和动态功耗

显著改善模块性能、功耗和面积的逻辑库设计
将新的TSMC 16FFC工艺与优化布图以及创新的逻辑库电路设计结合在一起，可为通过综合和布局布线从RTL创建数字逻辑模块的设计工程师提供数项优点。布线后的模块密度对于降低硅片面积和节省功耗十分关键。

针对最小SOC面积和最低总功耗的高效布图
标准单元设计是一个复杂的过程，其中，每一个电路元件、布图特性或折中均会对性能、功耗、面积（PPA）和可制造性产生重大影响。充分利用工艺特性如CPODE（continuous poly on diffusion edge），与使用PODE（poly on diffusion edge）的设计相比，能够使布线后模块小5%，从而得到最小的布线后模块面积和最小的总功耗。

组合单元
优化寄存器-寄存器路径需要丰富的标准单元库，包括合适的功能、驱动强度和实现种类。一套丰富的优化功能（NAND, NOR, AND, OR, inverter, buffers, XOR, XNOR, MUX, adders, compressors 等）对于综合出优化的电路而言十分必要。需使用优化布图技术以便最大程度利用最新的布线算法来消除阻塞。先进的综合和布局布线工具能够利用丰富的驱动强度集合，来对由设计拓扑和单元间物理距离产生的不同的扇出和负载进行优化处理。

时序单元
触发器的建立时间加上延迟时间有时被称为“死区”或“黑洞”时间。与时钟不确定性类似，该时间会消耗每一时钟周期内的时间，而这些时间本应用于执行有用的计算工作。需要用到多套高性能触发器，以便对这类死区时间进行优化管理。延迟时间优化触发器（多延迟时间触发器）快速将信号送入关键路径逻辑簇，建立时间优化触发器（多建立时间触发器）捕获寄存器，从而延长可用时钟周期。通过对综合和布线优化工具进行有效约束，我们能够使用这些多建立时间/多延迟时间触发器集合来实现最大速度，从而获得15-20%的性能提升。

显著改善PPA的存储器编译器设计
DesignWare?存储器编译器针对低功耗、高性能和高密度进行了优化，它提供了多种先进的功耗管理特性，如轻度睡眠、深度睡眠、关机、双供电轨道、写辅助等，使得设计人员能够满足当今SOC严格的低功耗要求。DesignWare存储器编译器与DesignWare STAR Memory System?紧密结合在一起，提供了集成的嵌入式存储器测试解决方案来检测并修复制造故障，从而达到最高可能的良率，同时将对芯片面积的影响将至最低。DesignWare存储器编译器在数以十亿计的量产芯片上得到了验证，这使得设计人员能够降低风险并缩短面市时间。

图6：用于各种应用的多种DesignWare存储器编译器

总结
TSMC的16FFC工艺改进了工艺规则和变异性，以实现更小的设计、更高的性能和更低的功耗。如果拥有充分利用这些新工艺能力的逻辑库和嵌入式存储器，领先的综合和布局布线工具就能够最大程度地利用这些工艺改进来满足严格的设计规范。Synopsys 的DesignWare逻辑库和领先的EDA工具、存储器编译器以及齐全的接口IP采用了相应设计，使得SOC设计人员能够挑战性能、面积和功耗极限，并充分利用新工艺的能力来实现具有最小的面积和最高的兆赫/毫瓦的SOC。

作者：Ken Brock，Synopsys产品市场营销经理