在systemverilog中,如果一个类没有显式地声明构造函数(new()),那么编译仿真工具会自动提供一个隐式的new()函数。这个new函数会默认地将所有属性变量。
2022-11-16 09:58:242700 SystemVerilog中多态能够工作的前提是父类中的方法被声明为virtual的。
2022-11-28 11:12:42466 SystemVerilog中可以将类属性声明为常量,即“只读”。目的就是希望,别人可以读但是不能修改它的值。
2022-11-29 10:25:421643 在 SystemVerilog 中,联合只是信号,可通过不同名称和纵横比来加以引用。
2023-10-08 15:45:14593 SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。
2024-03-04 15:25:22387 SystemVerilog 的VMM 验证方法学教程教材包含大量经典的VMM源代码,可以实际操作练习的例子,更是ic从业人员的绝佳学习资料。SystemVerilog 的VMM 验证方法学教程教材[hide][/hide]
2012-01-11 11:21:38
shallow copy只能复制类中的对象句柄,如果我们还想为这个对象句柄实例化,并复制其中的内容呢?那就是deep copy的概念了。deep copy是通过声明自定义的copy函数来实现的,这个
2022-11-25 11:17:28
本帖最后由 鼻子抽筋 于 2012-2-21 15:41 编辑
SystemVerilog给予Verilog、VHDL和C/C++优点为一身的硬件描述语言,很值得学一学。1、8-bit up
2012-02-21 15:39:27
SystemVerilog有哪些标准?
2021-06-21 08:09:41
1、SystemVerilog编码层面提速的若干策略介绍频繁的函数/任务调用会增加开销比如:用foreach遍历方式计数(foreach有内置函数),不如单独的计数器!如下代码:这样写比较慢:这样写
2022-08-01 15:13:13
copy-STM32学习笔记
2014-07-19 15:15:20
官方的一个systemverilog详解,很详细。推荐给打算往IC方面发展的朋友。QQ群374590107欢迎有志于FPGA开发,IC设计的朋友加入一起交流。一起为中国的IC加油!!!
2014-06-02 09:47:23
官方的一个systemverilog详解,很详细。推荐给打算往IC方面发展的朋友。
2014-06-02 09:30:16
systemverilog的一些基本语法以及和verilog语言之间的区别。
2015-04-01 14:24:14
物联网技术从最开始的概念性技术,如今已经在日常生活中被广泛应用,如电表预付费、智能门禁管理等。Maxim对加密产品的研究拥有超过20年的历史经验,本文主要介绍了Maxim Deep cover NFC产品的加密算法、安全器件认证和产品应用案例等。
2019-08-28 07:57:22
岗位:1. Deep Learning Solution Architect - Beijing/Shanghai/Shenzhen2. Deep Learning Performance
2017-08-25 17:04:24
Neural network and deep learning阅读笔记(5)梯度消失问题
2020-05-29 12:29:51
我刚开始写程序。我正在使用 STM32 Discovery 开发板并通过 uart 进行通信。我使用 KEIL IDE。我用服务器控件制作了一个按钮引导的应用程序。但是,该模块消耗 116mA 电流(使用 Discovery)。Wifi模块的Deep sleep模式如何使用?
2023-05-23 08:32:26
学快速发展,这些趋势你了解吗?SystemVerilog + VM是目前的主流,在未来也将被大量采用,这些语言和方法学,你熟练掌握了吗?对SoC芯片设计验证感兴趣的朋友,可以关注启芯工作室推出的SoC芯片
2013-06-10 09:25:55
在Linux系统中复制或拷贝文件我们可以用cp或者copy命令,但要对一个文件夹中的全部文件复制到另外一个文件夹中去,如何进行操作呢?
2019-07-26 07:53:37
大家好,我对一个 round robin 的 systemverilog 代码有疑惑。https://www.edaplayground.com/x/2TzD代码第49和54行是怎么解析呢 ?
2017-03-14 19:16:04
();copy = new();copy_data(copy);endfunctionendclass这中间copy_data函数有一个传参tr,这个tr是传给copy_data函数中的copy了吗?怎么传的?最好能给详细的说明一下这个拷贝函数的具体工作过程。
2015-03-05 11:32:16
FPGA中接口的连接方式。 也许很多FPGA工程师对SystemVerilog并不是很了解,因为以前的FPGA开发工具是不支持SystemVerilog的,导致大家都是用VHDL或者Verilog来
2021-01-08 17:23:22
在某大型科技公司的招聘网站上看到招聘逻辑硬件工程师需要掌握SystemVerilog语言,感觉SystemVerilog语言是用于ASIC验证的,那么做FPGA工程师有没有必要掌握SystemVerilog语言呢?
2017-08-02 20:30:21
最近在学习systemverilog,读的是经典教材《SystemVerilog for Verification》Chris Spear写的。8.5.1节中对象的复制搞不明白是啥意思。代码如下
2016-04-07 14:28:11
如下图,先建一个systemverilog的cell,但是会报错,求帮解决下。写个最简单的也会报语法错误。
2021-06-24 06:24:26
基于深度学习模型Wide&Deep的推荐
2019-08-19 12:23:50
我们将展示如何在SystemVerilog中为状态机的命令序列的生成建模,并且我们将看到它是如何实现更高效的建模,以及实现更好的测试生成。
2021-01-01 06:05:05
刚接触systemverilog,最近在采用questasim10.1版本进行仿真时,发现貌似questasim不支持扩展类的操作?代码如下:`timescale 1ns/1nsmodule
2016-04-11 09:44:08
多态(Polymorphism) ,从字面意思上看指的是多种形式,在OOP(面向对象编程)中指的是同一个父类的函数可以体现为不同的行为。在SystemVerilog中,指的是我们可以使用父类句柄来
2022-12-05 17:34:00
深度学习中的IoU概念理解
2020-05-29 09:24:28
(仅限于纯组合逻辑)。Area在SpinalHDKL里,与Verilog、SystemVerilog中相对应的概念是Component,当我们的类继承了Component后,与之相应的我们就要定义端口
2022-07-22 14:22:23
您好,不知道为什么我的codec_engin中没有找到video_copy的例程,在网上找的也不知道对不对。希望能帮我发一个例程或者给我一个下载的链接。谢谢~ ps:邮箱286848516@qq.com
2018-07-27 09:10:17
导入SystemVerilog程序包意味着什么?
2020-12-11 06:53:29
Systemverilog数据类型l 合并数组和非合并数组1)合并数组:存储方式是连续的,中间没有闲置空间。例如,32bit的寄存器,可以看成是4个8bit的数据,或者也可以看成是1个32bit
2015-08-27 14:50:39
2打两拍systemverilog与VHDL编码1 本章目录1)FPGA简介2)SystemVerilog简介3)VHDL简介4)打两拍verilog编码5)打两拍VHDL编码6)结束语2 FPGA
2021-07-26 06:19:28
SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
2009-07-22 14:08:48188 SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
2009-07-22 14:12:5020 Section 1 Introduction to SystemVerilog ..... 1Section 2 Literal Values... 42.1 Introduction
2009-07-22 14:18:4639 Chapter 1: Introduction to SystemVerilogChapter 2: SystemVerilog Declaration SpacesExample 2-1
2009-07-22 14:45:340 Deep Web 中用户通常是通过一个统一的查询接口获得其中的数据信息。目前查询接口一般需要形成属性间的模式匹配,为了提高 m:n 模式匹配的准确率和查全率,本文提出一种基于
2009-12-18 16:14:569 本文利用形式化的方法对SystemVerilog的指称语义进行研究,采用EBES(extendedbundle event structure)作为抽象模型,以便更好的描述SystemVerilog真并发的特点。我们的主要工作是:首先,
2009-12-22 14:01:0712 随着World Wide Web(WWW)的飞速发展,Deep Web 中蕴含了海量的可供访问的信息,并且还在迅速地增长。其中大部分的Deep Web 是结构化的,把这些结构化的Deep Web 按其领域进行分类,是Dee
2009-12-25 13:28:304 如何采用SystemVerilog 来改善基于FPGA 的ASIC 原型关键词:FPGA, ASIC, SystemVerilog摘要:ASIC 在解决高性能复杂设计概念方面提供了一种解决方案,但是ASIC 也是高投资风险的,如90nm ASIC/S
2010-02-08 09:53:3310 就 SystemC 和 SystemVerilog 这两种语言而言, SystemC 是C++在硬件支持方面的扩展,而 SystemVerilog 则继承了 Verilog,并对 Verilog 在面向对象和验证能力方面进行了扩展。这两种语言均支持
2010-08-16 10:52:485140 SystemVerilog 是过去10年来多方面技术发展和实际试验的结晶,包括硬件描述语言(HDL)、硬件验证语言(HVL)、SystemC、Superlog和属性规范语言。它们都从技术和市场的成败中得到了丰富的经
2010-09-07 09:55:161118 文章主要介绍《VMM for SystemVerilog》一书描述的如何利用SystemVerilog语言,采用验证方法学以及验证库开发出先进验证环境。文章分为四部分,第一部分概述了用SystemVerilog语言验证复杂S
2011-05-09 15:22:0252 在介绍SystemVerilog 断言的概念、使用断言的好处、断言的分类、断言的组成以及断言如何被插入到被测设计(DUT)的基础上,本文详细地介绍了如何使用不同的断言语句对信号之间的复
2011-05-24 16:35:190 文中分析了基于Systemverilog验证环境的结构,并在介绍I 2 C总线协议的基础上,重点论述了验证环境中事务产生器及驱动器的设计。
2011-12-22 17:20:2127 针对目前智能计算机及大规模数据的发展,依据大脑处理语音、图像数据方法的deep learning技术应运而生。传统的语音识别技术对特征筛选的人工技能要求高,而且准确率低。deep learning
2015-12-24 16:05:2522 手册的这一部分探讨了使用SystemVerilog进行验证,然后查看了使用SystemVerilog的优点和缺点。
2021-03-29 10:32:4623 Allegro导入dxf使用Z-Copy提示”Not a closed polygon or CLine. Element ignored!”解决办法
2021-05-10 09:48:160 作者:limanjihe https://blog.csdn.net/limanjihe/article/details/83005713 SystemVerilog是一种硬件描述和验证语言
2021-10-11 10:35:382042 本文定义了通常用于描述使用SystemVerilog对硬件功能进行建模的详细级别的术语。
2022-03-30 11:42:021336 ./oschina_soft/copy-syntax-highlight-osx.zip
2022-06-07 14:52:591 利用Systemverilog+UVM搭建soc验证环境
2022-08-08 14:35:055 IEEE SystemVerilog标准:统一的硬件设计规范和验证语言
2022-08-25 15:52:210 SystemVerilog中枚举类型虽然属于一种“强类型”,但是枚举类型还是提供了一些“不正经”的用法可以实现一些很常见的功能,本文将示例一些在枚举类型使用过程中的一些“不正经”用法,并给出一些使用建议。
2022-09-01 14:20:141057 Block,也就是语句块,SystemVerilog提供了两种类型的语句块,分别是begin…end为代表的顺序语句块,还有以fork…join为代表的并发语句块。
2022-09-14 10:27:30866 event是SystemVerilog语言中的一个强大特性,可以支持多个并发进程之间的同步。
2022-10-17 10:21:331024 SystemVerilog casting意味着将一种数据类型转换为另一种数据类型。在将一个变量赋值给另一个变量时,SystemVerilog要求这两个变量具有相同的数据类型。
2022-10-17 14:35:401960 学习Systemverilog必备的手册,很全且介绍详细
2022-10-19 16:04:062 SystemVerilog提供了几个内置方法来支持数组搜索、排序等功能。
2022-10-31 10:10:371760 SystemVerilog中除了数组、队列和关联数组等数据结构,这些数据结构还可以嵌套。
2022-11-03 09:59:081176 SystemVerilog packages提供了对于许多不同数据类型的封装,包括变量、task、function、assertion等等,以至于可以在多个module中共享。
2022-11-07 09:44:45862 SystemVerilog“struct”表示相同或不同数据类型的集合。
2022-11-07 10:18:201852 SystemVerilog union允许单个存储空间以不同的数据类型存在,所以union虽然看起来和struct一样包含了很多个成员,实际上物理上共享相同的存储区域。
2022-11-09 09:41:28575 在systemverilog中方法也可以声明为“static”。静态方法意味着对类的所有对象实例共享。在内存中,静态方法的声明存储在一个同一个地方,所有对象实例都可以访问。
2022-11-18 09:31:44572 SystemVerilog中的句柄赋值和对象复制的概念是有区别的。
2022-11-21 10:32:59523 要想理解清楚SystemVerilog语言中的Upcasting和Downcasting概念,最好的方式从内存分配的角度理解。
2022-11-24 09:58:15925 SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了 C语言 数据类型、结构、压缩
2022-12-08 10:35:051262 SystemVerilog中Semaphore(旗语)是一个多个进程之间同步的机制之一,这里需要同步的原因是这多个进程共享某些资源。
2022-12-12 09:50:582344 上一篇文章介绍了SystemVerilog的各种随机化方法,本文将在其基础上引入SystemVerilog的随机约束方法(constraints)。通过使用随机约束,我们可以将随机限制在一定的空间内,有针对性地提高功能覆盖率。
2023-01-21 17:03:001519 SystemVerilog既是一种硬件设计语言,也是一种硬件验证语言。IEEE SystemVerilog官方标准没有区分这两个目标,也没有指定完整SystemVerilog语言的可综合子集。相反,IEEE让提供RTL综合编译器的公司来定义特定产品支持哪些SystemVerilog语言结构。
2023-02-09 14:23:56734 AN008 关于 deep-sleep 模式的使用说明
2023-02-27 18:20:220 我们在工作中常常会针对数组施加各式的约束,下面列举一下有趣的Systemverilog数组约束示例。
2023-03-08 13:12:00591 SystemVerilog Interface是modport的一种,但比简单的输入、输出或输入输出端口的功能更多。
2023-04-28 14:10:061233 SystemVerilog Interface是modport的一种,但比简单的输入、输出或输入输出端口的功能更多。
2023-04-28 14:12:221924 写过Verilog和systemverilog的人肯定都用过系统自定义的函数$display,这是预定好的,可以直接调用的功能。
2023-05-16 09:27:02581 我们在工作中常常会针对数组施加各式的约束,下面列举一下有趣的**Systemverilog数组约束**示例
2023-05-30 11:13:21402 SystemVerilog是一名芯片验证工程师,必须掌握的一门语言,其中Function Coverage是必须要懂的知识点之一;
2023-06-04 16:30:243702 在SystemVerilog中,我们知道可以使用动态数组实现数组元素个数的动态分配,即随用随分
2023-06-09 09:46:243977 在systemverilog中,net用于对电路中连线进行建模,driving strength(驱动强度)可以让net变量值的建模更加精确。
2023-06-14 15:50:16751 为了确保验证的完备性,我们需要量化验证目标。SystemVerilog提供了一套丰富的覆盖率建模方式。
2023-06-25 10:44:16520 SystemVeirlog的全面支持是开发商用仿真器的第一道门槛。市面上可以找到不少基于纯Verilog的仿真器,但是真正能完整支持SystemVerilog 的仍然屈指可数。如何全面地支持SystemVerilog语言,是开发仿真器的一个重要任务。
2023-07-14 15:15:25354 本文讲一下SystemVerilog的time slot里的regions以及events的调度。SystemVerilog语言是根据离散事件执行模型定义的,由events驱动。
2023-07-12 11:20:32775 在Verilog和SystemVerilog中经常需要在使用变量或者线网之前,期望变量和线网有对应的初始值
2023-08-25 09:47:56546 上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法,本文将在其基础上引入SystemVerilog的随机约束方法(constraints)。通过使用随机约束,我们可以将随机限制在一定的空间内,有针对性地提高功能覆盖率。
2023-09-24 12:15:30396 在systemverilog协议中,logic定义四态值,即向量(vector)的每个位(bit)可以是逻辑0, 1, Z或X,与verilog协议中的reg很接近。但是logic有个很明显的优势,不允许多驱动。
2023-09-28 17:34:371928 谈到SystemVerilog,很多工程师都认为SystemVerilog仅仅是一门验证语言,事实上不只如此。传统的Verilog和VHDL被称为HDL(Hardware Description
2023-10-19 11:19:19342 在systemverilog协议中,logic定义四态值,即向量(vector)的每个位(bit)可以是逻辑0, 1, Z或X,与verilog协议中的reg很接近。但是logic有个很明显的优势,不允许多驱动。
2023-10-26 09:32:24324 本文分享一些SystemVerilog的coding guideline。
2023-11-22 09:17:30272
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