实现源同步定时 - 优化高速接口的时序裕量

有很多种方法可以实现源同步定时：

　　1)源同步时钟信号的上升沿对准到数据有效窗口的起始点。诸如QDR-II/DDR-II SRAM这样的大多数DDR存储器采用了这种方法，存储器将时钟信号和数据都发送到接收器。本文中将以它们作为例子进行讨论。

　　2)QDR-II产生一对输出时钟信号CQ和/CQ，理想情况下它们之间的相位差为180°，接收器利用这两个时钟信号的上升沿来锁存数据。

　　在两个存储器中，接收器都必须将此时钟信号延迟以满足其捕获数据所需要的建立和保持时间。此延迟可以通过片上延迟模块来实现，具体可以在接收端使用PLL或DLL，或采用板上走线延迟的方法。

　　这两种方法因具有频率转移能力而在FPGA设计中受到青睐。为在更高频率上使用同样的设计，可以修改FPGA代码以改变由PLL/DLL引入的延迟。另外，ASIC总是运行在一个特定的频率，ASIC通常会选用板上走线延迟的方法。

　　也有一些源同步时钟实现方案，在源端将其源同步时钟信号延迟，在数据有效窗口的中心对齐。在这种情况下，用户可以直接实现源同步时钟信号来锁存接收器的数据(假设时钟和数据之间的走线匹配)。

　　抖动的影响

　　抖 动可以被定义为时钟位转换与理想时序偏离，时钟位转换可能超前或滞后，这里有多种不同类型的抖动。周期间抖动是时钟输出位转换中与前一个周期相应位置的偏 离(参见图2)。周期抖动用来衡量时钟输出位转换与理想时序的最大偏离。长期抖动用来衡量在多个周期的时钟输出位转换中与理想时序的最大偏离，这里的“多 个周期”的具体数目取决于具体的应用和工作频率(图4)。

　　

 

　　根据具体的应用，在时序预算中应考虑其中一种或所有三种类型的抖动。在同步定时环境中，产生输入时钟的时钟源或PLL/DLL一般会引起抖动变化。在时序预算中考虑了抖动因素后，抖动(tJIT)就会显著地缩小时序裕量，特别在高频率下。

　　但是，如果在接收端时钟和数据存在相同的抖动，就可以从时序预算中除去抖动成分(tJIT)。采用源同步时钟的情况下也是如此，这是时钟信号和数据由同一个 发射器件驱动并一直保持对准。将时钟设计得像其中一个输出时，通常就会产生这样的效果。虽然仍必须考虑时钟和数据管脚之间时钟到输出的时间变化，但这个参 数一般都在±100ps左右。

　　在某些应用中，源同步时钟被延迟1个周期以上以锁存数据。这种情况下，时序预算中要考虑长期抖动，这将使时序裕量减小。这种抖动也被称为N周期抖动，N是相对于数据信号，源同步时钟信号被延迟的周期数。当然，一般不建议将源同步时钟信号延迟一个周期以上。

　　时序预算的计算

　　从下面的例子中可以看出，从时序预算中消除传输延迟可以大大改善系统时序裕量。图5给出了采用源同步时钟的SRAM的例子。

　　

 

　　让我们按下面步聚计算时序预算。按照设计，SRAM输出时钟信号的上升沿与数据有效窗口的起始边对准。我们假设存储器控制器通过PLL/DLL片上延迟时钟延迟以满足建立和保持时间。SRAM和存储器控制器采用相同的时序参数。

　　假设时钟和数据走线长度匹配，计算时序预算时就可以忽略电路传输延迟tPD。另外，时钟与数据具有同样的偏移和抖动(不包括管脚之间±100 ps的偏移)，因此无需再考虑时钟发生器抖动和偏移(tSKEW, tJIT)。

　　在这个系统中，需要考虑的另外一个参数是SRAM的tJIT：相对于数据的SRAM输出源同步时钟抖动。这可能是由管脚间时钟到输出的时间变化而引起的。

　　在 这个例子中，我们假设时钟和数据走线匹配地很好。如果由于电路设计而导致走线长度出现差异，就必须考虑时钟和数据信号走线长度的差异。如果时钟信号的走线 是有意延长以延迟时钟信号(将时钟信号与数据有效窗口中心对准)，就不用考虑此参数。假设SRAM源同步时钟抖动为tJIT=±0.2ns，我们可以像表 中列出的那样逐步计算最小周期时间(参见表)。要获得非负值裕量，应满足如下条件：

　　tM>0

　　tCYC/2-2.2ns>0

　　tCYC/2>2.2ns

　　tCYC>4.4ns

　　fCYC<227MHz

　　本例采用源同步时钟信号，满足建立和保持时间要求，对数据信号走线长度也没有什么约束。计算得到的最大工作频率是277MHz，比传统时钟同步方法提高了35MHz。注意本例中主要的频率限制因素是控制器的建立和保持时间。

　　使用源同步时钟的最优方法

　　为最好地利用源同步时钟，设计工程师应注意以下要点：

　　不 要使源同步时钟的延迟时间超过一个周期。源同步时钟的上升沿与其所驱动的数据信号是严格匹配的，所以时钟和数据信号应具有同样的抖动并互相抵消。如果将源 同步时钟信号的上升沿延迟到下一个周期以锁存数据，那么就必须考虑另外一个抖动成分，即N周期抖动，N是相对于数据信号，时钟信号被延迟的周期数。图6和 图7中给出了使用源同步时钟的推荐方法和不推荐方法。这些例子采用QDR-II源同步时钟(CQ和/CQ)。

　　

 

　　

 

　　注意：如果有两个源同步时钟，最好两个都用到。