系统组成 - 基于EP9312的金融嵌入式系统实现方案

2.3 系统组成

　　EP9312已经集成了嵌入式系统所需的许多功能，为了使本设计满足金融税务类产品的要求，还增加了如下硬件：SuperI/0器件(包含2个UART、1个并口、2个PS/2接口控制器)、网络PHY接口器件、接口电平转换器、Flash、SDRAM等。PCB板采用4层板，表层为信号层，其中的电源线路层和地线层深埋在主板的内层，不易受到电源杂波的干扰，尤其是高频电路，可以获得较好的抗干扰能力。系统的基本结构如图l所示。

　　

 

　　3 模块功能描述

　　3.1 CPU

　　EP9312的内核是ARM920T，其主频为200MHz，100 MHz内部总线。有16 KB的指令Cache和16 KB的数据Cache，内部集成了很多功能模块，其中主要包括：LCD控制器、3个USB Host控制器、3个串口控制器、Ethernet MAC、EIDE、AC’97接口等。EP9312内含MMU，支持TCP/IP协议，也为开发各种字符图形功能提供了快捷的方法。本设计充分利用了这些内部集成的功能，减少了外围元件。

　　3.2 RESET模块

　　系统的RESET模块为系统提供启动及复位信号，是系统运行的开端。

　　本系统采用MAX708CSA作为复位器件，设计成用户重启的按钮控制。发出RESET信号送给CPU的RSTOn引脚、Flash模块、JATG模块等。另采用一片MAX708CSA作为系统上电的按钮控制。发出POR信号送给CPU的PRSTn引脚，如图2所示。

　　

 

　　3.3 系统时钟模块

　　系统时钟模块的作用是产生20个独立的时钟频率来满足EP9312不同独立逻辑部分的要求，所有这些时钟频率都来源于外部的一个低频晶体振荡器。这样处理器速率、总线速率、视频速率就可以不同而且互不影响。　EP9312提供两个接口接外部晶体振荡器，其频率分别为32 kHz(实时时钟)和14.7456 MHz。

　　为了获得足够高的时钟频率，EP9312同时提供两个PLL，将32 kHz和14.7456MHz频率提升到足够高(14.7456 MHz，最大频率可为400 MHz)。

　　3.4 调试端口(JATG)模块

　　EP9312提供了JTAG调试接口，它有6条测试扫描链。这个接口通过5个外部控制信号实现调试功能：

　　TDO--测试数据输出;TDI--测试数据输入;

　　TMS--测试模式选择;TCK--测试时钟;nTRST--测试复位。

　　由于EP9312集成了这些JTAG信号，因此引出这些信号线在板上扩展出JTAG口，即可与JTAG调试器进行通信。