关键模块的实现 - 一种带Cache的嵌入式CPU的设计与实现

　　3 关键模块的实现

　　3.1 ALU的实现

　　ALU是数据通路中的重要部件，负责完成各种运算功能。根据CPU要实现的指令集，确定出ALU的操作控制信号数据宽度为5 bit，运算的数据位数为32 bit。操作控制信号(ALU_OP)和ALU的源数据选择信号根据不同指令的译码由控制逻辑产生。

　　3.2 控制单元的设计

　　控制单元要根据输入的指令码产生一系列的控制信号，用于控制数据通路上的多路选择器和各功能部件，保证每一条指令都能够正确执行。

　　控制单元的输入信号必须设计为32 bit的指令码，而输出信号则要根据需要进行设计。

　　在IF阶段，控制单元需要根据指令的译码情况，决定PC的更新值，如果是顺序执行的指令，则PC自动加4，对于分支和跳转指令，需要发出跳转指令信号和分支指令信号，从而决定PC的更新值。

　　在ID阶段，控制单元对指令进行译码，根据指令的操作码和功能部分，发出相应的控制信号；根据指令中的操作数字段，控制单元给出寄存器号，从寄存器堆中读出操作数送入ID与EXE之间的流水线寄存器。如果发生数据相关，数据前置逻辑产生前置控制信号。

　　在EXE阶段，控制单元给出ALU数据来源的选择信号，以及ALU的运算选择信号，

　　在MEM阶段，控制单元需要给出数据存储器的读写信号，片选信号等。存储器需要向控制单元返回响应信号。

　　在WB阶段，控制单元主要控制数据的流向，给出多路选择器的选择信号，选择将存储器读出的数据或ALU的运算结果写回寄存器组。

　　3.3 数据前推技术的设计

　　对于数据竞争的检测，通过比较连续3条指令的寄存器标号，把本条指令的rs和rt及前面2条指令的操作数结果寄存器分别进行比较，比较器的输出信号传递到EXE阶段用于选择ALU操作数的来源。

　　而对于LOAD指令发生的数据相关，必须等到MEM阶段完成之后才能得到有效的数据，因此发生数据相关的下一条指令，只能通过延迟一个周期才能利用数据前置技术，如果配合MIPS编译器，通过使用延迟槽技术可以解决LOAD类型的数据相关。

　　3.4 指令cache的实现

　　系统实现了一个容量为2 KB指令Cache，每个Cache行为16 B数据，这样可以利用存储器的16 B的突发式传送。采用2路组相联方式，支持通写(Write Through)模式。由同步SRAM实现。

　　数据Cache由控制模块、命中与缺失比较模块、访问内存模块、替换模块、输出模块组成。其中控制模块是整个Cache的主控部件，它控制存储器和cache协调工作:当执行单元有取指请求时，以指令的物理地址作为索引看是否命中，如果不命中则控制逻辑启动访存逻辑到内存中去取指，当指令取回时控制逻辑启动替换逻辑对指令Cache进行替换并将指令输出;如果命中，则将指令输出。

　　使用VHDL来设计和实现上述各关键模块。综合后的接口信号图如图2所示。

 

　　对关键模块和其他模块进行融合，最后得到的CPU流水线结构图如3所示。