多核心导航器 - 以多核心SoC架构进行LTE开发

　　多核心导航器

　　现今基地台OEM面临的最大问题之一是开发出适用于基地台的软体。大系统的软体开发会耗费长久的人力投入时间。而TI新架构的基础元件是多核心导航器，它是一种能够在SoC中无缝地移动资料的系统元件。一旦经过配置，多核心导航器即可处理封包传输、记忆体配置、加速器触发及多重目的地，任何DSP核心都不会消耗单一週期。这能够释放演算法系统层级处理所需的DSP资源，完全不会使资料移动停滞；以往资料移动需要多次中断及环境转换，最终造成系统效能不彰。

　　举例来说，在LTE系统中，行动资料封包会到达天线介面（支援OBSAI及CPRI标準的专属高速介面）。这些封包会在经过伫列后传送到FFT协同处理器（LTE第1层处理的第1个步骤）进行处理，然后经过伫列后传送到适当的DSP核心进行下一个处理步骤，以上完全不需要任何CPU介入。同样地，资料可以从多个天线及多个区块同时传达，并且自动且适当地传送。资料可以在系统元件之间移动，完全不需要CPU介入，也不会造成不同核心之间的竞用。

　　多核心导航器为封包化资料流提供极高的效率，相当适用于LTE与WiMAX等高速3G系统（HSPA）与4G系统的封包处理，另外也能够提供个别处理伫列及资料串流的硬体机制，这表示同时进行的传输运作不会相互干扰。换句话说，个别DSP核心不需要等候其他核心完成处理，而能够共用资源。

　　资料经过系统外送到天线或进行传输时，SoC架构必须支援极高的外部及内部资料速率。支援这些速率需要许多不同层级的多种专属加速及可编程软体元件。

　　支援这些元件之间的资料移动是设计中的关键层面之一。TI的TeraNet 2属于SoC阶层式网路单晶片，能够在核心、週边、记忆体及加速器等元件之间提供每秒2TB的资料传输率。从系统面来看，这代表所有元件能够同时独立执行，完全不需要等候其他元件完成处理或资料传输。

　　第2层处理

　　使用MIMO不仅影响实体层处理，也影响第2层排程，不过一般不需要极为复杂的演算法。排程是基地台决定各个行动使用者或装置在各讯框接收多少无线频宽的程序。在LTE中，每隔1毫秒便会根据下列因素完成决定：

　    使用者活动–语音、视讯、游戏等

　    服务计划的类型

　　使用者位置–高或低讯号区域

　　这些因素会影响排程器如何决定讯框配置。

　　MIMO使得其中的复杂度加剧，因为基地台需要一次将完全相同的频带分配给多位使用者。若要这么做，基地台必须根据从各个使用者所测得的数据进行计算，因此决定多少使用者可同时进行排程。这需要每毫秒针对各种可能的使用者组合进行矩阵求逆，对于即时定点处理引擎而言，这是相当繁复的作业。不良的排程效能会导致昂贵的频谱使用欠佳，造成使用者无法顺利处理作业。而TI新架构的浮点支援可大幅简化及加速必要的处理，因为塬生浮点支援十分有助于矩阵求逆。

　　另外，多核心功能的另一项重要改进之处是多核心共用记忆体控制器。由于多核心需要依序处理资料，从外部记忆体存取资料或在各核心的本机记忆体之间移动资料，会使实质效能大幅降低。多核心共用记忆体控制器能够让核心有效存取共用记忆体，就如同专属本机记忆体一般。如此便不需要进行任何资料传输，而且能够使各核心立即有效处理共用记忆体中储存的资料。

　　

　　图2：TI全新架构採用进阶DSP核心技术，时脉速度高达1.2GHz。