高速51 - 单片机低功耗设计杂谈

高速51： C8051FXXX在1M指令流下，VDD仅仅1.5mA用IO口控制RC振荡频率?

　　用RC振荡方式，并将IOSI口接一个电阻到IO口上。通过切换IO口的电平来切换频率，方法如下：

　　功耗，在电池供电的仪器仪表中是一个重要的考虑因素。PIC16C××系列单片机本身的功耗较低(在5V，4MHz振荡频率时工作电流小于2mA)。为进一步降低功耗，在保证满足工作要求的前提下，可采用降低工作频率的方法，工作频率的下降可大大降低功耗(如PIC16C××在3V，32kHz下工作，其电流可减小到15μA)，但较低的工作频率可能导致部分子程序(如数学计算)需占用较多的时间。在这种情况下，当单片机的振荡方式采用RC电路形式时，可以采用中途提高工作频率的办法来解决。体做法是在闲置的一个I/O脚(如RB1)和OSC1管脚之间跨接一电阻(R1)，如图1所示。低速状态置RB1=0。需进行快速运算时先置RB1=1，由于充电时，电容电压上升得快，工作频率增高，运算时间减少，运算结束又置RB1=0，进入低速、低功耗状态。工作频率的变化量依R1的阻值而定(注意R1不能选得太小，以防振荡电路不起振，一般选取大于5kΩ)。

　　改用C8051Fxxx，20MHz 仅仅10mA，若降到1MHz，可以做到1~2mA;

　　或是干脆采用MSP430，一般<1mA，稍稍采取措施，马上可以接近零功耗!

　　大家不要以为更换CPU是很难的事情，我们仅仅用2周就更换成功CPU先天不足，51低功耗没前途的msp430，m16等有很多低功耗单片机，功能强，又是精简指令，全天uA级工作成本也是关键，不一定非要低功耗器件。我觉得要很好的利用单片机的中断和休眠功能，单片机尽可能的处于休眠等待状态，同时注意空闲IO口的状态，输出的最好置低，输入的要视外围电路而定，不用的脚要处理好，不是简单不接就可以的

　　另外，外围电路可以做分区域的电源开关，不用时，关闭电源，并将与其相连的单片机的IO口置低，减少信号线馈电。不知说的对不对。

　　刚开始做电池产品时，只有8031 ，考虑用PSEN什么的控制外部RAM，休眠方式，但是还是在十毫安级。 现在好了，有许多型号单片机本身就是低功耗，为了减少体积，还要追求更低。

　　1.系统设计，好的系统设计是降低功耗的关键。 减少外围器件，降低晶体频率。可以采用带lcd，ad，实时时钟功能的单片机，即降低成本，又减少了故障率，可谓一举两得.HOLTEL，PHILIPS，PIC 都有此类单片机。 低的主频也可以降低功耗，如ZILOG的单片机可以程序控制对主频的分频，在不忙时把频率降低，需要时在提高。 HOLTEK的可以采用双频率工作，高主频可以关闭，32768可以提供内部精确计时，还可以激活休眠的单片机工作。

　　2.降低系统电压，可以降低功耗。

　　3.合理处理不用的IO口，最好设为输入态。对外围电路也要考虑，如光耦，尽量使其导通态<断开态。驱动三极管的状态。还有就是上拉，下拉电阻值，太小也会造成漏电。

　　Mega8的一个特点是带有内部的RC振荡器，别小看他，他与晶振的不同之处在于他的起振时间很短，只要几uS，而晶振一般要几十mS，所以低功耗设计时一定要用，430的宣传不是也讲起动时间6uS吗，那一样是指的RC振荡开始工作的时间。我得设计静态电流50uA，实际只是LCD模块的电流，单片机平时处在掉电的状态。每隔1S倍液晶模块唤醒一次，作一次显示的刷新工作，耗时约4mS，正常工作时如果有脉冲来的话，就作一些运算，脉冲频率50Hz，每次运算不过200uS，这样下来，正极的功耗大大降低，加上一些外围电路，平均在100uA以下。

　　低功耗设计

　　现象一：我们这系统是220V供电，就不用在乎功耗问题了

　　点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长(半导体器件的工作温度每提高10度，寿命则缩短一半)

　　现象二：这些总线信号都用电阻拉一下，感觉放心些

　　点评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了(不要用8毛钱一度电的观念来对待这几瓦的功耗)。

　　现象三：CPU和FPGA的这些不用的I/O口怎么处理呢?先让它空着吧，以后再说

　　点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出(当然外面不能接其它有驱动的信号)

　　现象四：这款FPGA还剩这么多门用不完，可尽情发挥吧

　　点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。

　　现象五：这些小芯片的功耗都很低，不用考虑

　　点评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可驱动60毫安的负载(如匹配几十欧姆的电阻)，即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。

　　现象六：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。

　　点评：大部分存储器的功耗在片选有效时(不论OE和WE如何)将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。

　　现象七：这些信号怎么都有过冲啊?只要匹配得好，就可消除了

　　点评：除了少数特定信号外(如100BASE-T、CML)，都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。

　　现象八：降低功耗都是硬件人员的事，与软件没关系

　　点评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数(多使用寄存器变量、多使用内部CACHE等)、及时响应中断(中断往往是低电平有效并带有上拉电阻)及其它争对具体单板的特定措施都将对降低功耗作出很大的贡献。