DSP读FIFO时序 - FIFO实现高速模数转换器与DSP的接口

3.1 DSP读FIFO时序

　　在这个高速微弱信号数据采集卡的设计中，C6205的时钟频率为200MHz，且没有使用其它外部控制逻辑。图2中，EMIF异步接口提供的控制信号可以通过不同的组合(并非都需要)实现与不同类型器件的无缝接口。EMIF的CExCTL寄存器负责设置异步读/写操作的接口时序，以满足对不同速度异步器件的存取要求。

　　C6000异步接口时序具有很强的可编程性，每个读/写周期由三个阶段构成：建立时间(Setup)、触发时间(Strobe)、保持时间(Hold)。其中建立时间是从存储器访问周期开始(片选?地址有效)到读/写选通有效之前的时间;触发时间是读/写选通信号从有效到无效之间的时间;保持时间则是从读/写无效到访问周期结束之间时间。

　　DSP的ARE信号作为FIFO的读时钟，FIFO在ARE的上升沿在总线上输出数据，DSP和FIFO的独立时序参数值。

　　根据DSP的异步读时序，为了完成C6205的建立时间，第一个数据的读取必须满足下式：

　　Setup+Strobe ≥td?CK-AOEV?max+tOEmax+tSU?EDV-CK?min

　　根据上式，在最差情况下，建立和触发时间必须大于15ns(4ns+7ns+4ns)。当DSP的时钟频率为200MHz时，一个时钟周期应该是5ns。此时如果Setup和Strobe的值都取1，则Setup+strobe为10ns，故不能满足时序要求，因此Setup和Strobe这两个可编程参数若一个取1，另外一个必须大于等于2。而实际上，Setup和Strobe可以都取1，其原因是C6205不论是连续存取还是单次存取操作，在存取第一个数时，EMIF会自动将最小建立时间设置为2。

　　而对于以后数据的读取，OE总是有效。现在主要考虑的是FIFO的访问时间应满足下式：

　　Hold+Setup+Strobe ≥tAmax+tSU?EDV-CK?min

　　也就是说，一个完整的数据访问时间必须大于12ns(8ns+4ns)，即Hold+Setup+Strobe ≥3;要完成C6205的保持时间，必须满足下面两个公式：

　　td?CK-AREV?min+tAmin ≥ th?CK-EDV?min

　　Hold ≥th?CK-EDV?min-td?CK-AREV?min-tOHZmin

　　当上边的式子满足条件时，-0.2+2>0.8。为了得到最小的Hold时间，此时Hold可以为0ns，也就是说，Hold可以被编程为0。

　　最后要满足的条件是时钟的高低时间。因为FIFO的时钟信号直接由ARE产生，因此ARE信号保持低电平的时间必须大于FIFO的时钟周期。即：

　　Strobe ≥tCLKL min

　　Hold+Setup ≥tCLKH min

　　Setup+Strobe+Hold ≥tCLK min

　　

 

　　由以上七个式子可知，在200MHz的钟频率下，CExCTL寄存器中Setup/Strobe/Hold的值可以作如下设置：

　　Setup=1，Strobe=1，Hold=1;

　　此时，DSP读取FIFO中数据的速度为66.7MHz。

　　4 结论

　　FIFO在ADC高速模数转换器与DSP的通讯过程中起到了很好的数据缓冲作用，其标志位可被用来控制FIFO中数据的读取。如果选用内部时钟频率为133MHz的SN74V2×5-7系列FIFO，DSP读取数据的速度可以达到100MHz。