运用SPECCTRAQuest实现高速图像处理电路设计

运用SPECCTRAQuest实现高速图像处理电路设计

本文介绍了以TMS320C6701为核心的高速处理电路的PCB设计。通过利用Cadence的SPECCTRAQuest软件对关键信号进行仿真，确定了其拓扑结构，保证了信号的完整性，同时缩短了产品的开发周期，减少了开发成本。
关键词：SPECCTRAQuest；信号仿真；信号完整性；TMS320C6701

引言
随着半导体工艺的迅猛发展，高速电路设计成为设计电路时必须要解决的问题。而高速设计所面临的信号完整性问题(包括信号过冲和下冲，信号振铃回绕，信号延迟，信号串扰，接地反弹等)就成为利用传统设计方法进行设计的一个瓶颈。设计人员借助EDA软件对信号完整性进行分析，可精确预测并消除这些问题。

应用开发背景
本文中设计的高速图像处理电路是图像处理系统中的主要信息处理运算模块。高速处理器需要对图像进行高速、实时的处理，是捕获/跟踪算法运行的平台。它是一个以浮点DSP芯片为核心的处理器子系统，选用TMS320C6701为主处理芯片。由于DSP的时钟频率高达160MHz，并且与它相连的SDRAM的频率也要到80MHz，因此，必须解决由于频率过高所带来的信号完整性问题以及电磁兼容性问题。Cadence软件作为众多EDA工具中的佼佼者，为高性能互连设计提供了一个完整的解决方案。该工具涉及仿真模型验证，拓扑分析，约束条件的产生，PCB布线等多个硬件设计环节。用户可以在布线前利用Cadence的高速仿真工具SPECCTRAQuest对关键的拓扑结构进行预仿真，依据仿真结果更改原理图设计。根据所得到的较好的仿真结果，建立一套满足性能指标的物理设计规则。将这些规则从SPECCTRAQuest中导入到SPECCTRA自动布线工具中，并通过它们限制PCB进行自动布线。布线后再进行后仿真，进一步验证布线的合理性。这样才能保证关键信号的信号完整性，保证制板的一次性成功。

主要应用和研究内容
高速图像处理电路所完成的功能
本文中设计的高速图像处理电路用于对成像器传送来的图像进行处理，完成对图像中目标的自动跟踪，并且要保证图像处理的实时性。
该信号处理器所要处理的图像大小为256×320，每幅图像共有81920个像素，每个像素的灰度值由一个8位的字节表示，共有256种灰度等级。即一幅图像的数据量为80KB。成像器每秒采样50帧图像，这就要求硬件平台在20ms甚至更短的时间内处理完一幅图像。经过认真分析研究选用TI公司的TMS320C6701高速DSP作为主处理芯片，主频为160MHz。跟踪算法要求较大的片外存储空间来保存图像帧数据，故需要较大容量的高速SDRAM作为片外存储器，SDRAM要工作在1/2主时钟频率即80MHz。系统组成框图如图1所示。
数据及地址线拓扑结构的
确定及信号完整性分析
由于该电路板需要具有较高的可靠性、抗干扰性以及电磁兼容性，完全凭经验靠技巧很难保证制板的成功。Cadence 能够提供从建库、原理图输入、信号仿真、PCB设计、到自动布线等全流程的工具。因此，我们运用Cadence软件来进行原理图及PCB的设计。
此系统中工作频率较高的部分为DSP和SDRAM，DSP核心工作在160MHz，SDRAM工作在80MHz。因为DSP的内部高频对其他器件没有影响，而DSP与SDRAM之间的连接为无缝连接，这些信号完整性好坏直接影响着DSP能否对SDRAM进行正常存取。由图1可看出DSP的外部存储器接口中的数据总线和地址总线要连到SDRAM、FLASH MEMORY、双口RAM存储器上。如果直接连接，在用SPECCTRAQuest进行仿真时发现，无论如何布局，数据线和地址线的信号波形都不能满足要求。图2和图3分别为器件直接相连的拓扑结构和仿真波形图。
经过分析发现，FLASH MEMORY与双口RAM存储器需要通过CPLD对地址线进行译码后产生的控制信号完成对这两种存储器的读写，整个读写周期较长。而DSP与SDRAM为无缝连接，数据线、地址线以及控制信号直接连到SDRAM上，读写周期较短，这样就造成了数据线上的信号不理想。于是在设计中将DSP的地址线、数据线、控制线经SN74LVCHR162245驱动后再连接到FLASH MEMORY与双口RAM存储器上，经过SPECCTRAQuest仿真表明，信号波形得到很大的改进。图4和图5分别为改进布局后数据线的拓扑结构和仿真波形图。
通过进一步规划数据及地址总线的拓扑结构，可以使从两片SDRAM反射的信号相互抵消，图6和图7分别为改进后布局过程中较好情况下数据线的拓扑结构和仿真波形，从图中可看出采用这种拓扑结构，能得到较好的波形。
至此，关键的高速数据、地址信号线仿真波形已经比较理想。过冲较大的问题需加入串接电阻(用扫描方法选择较合适的阻值)予以改进。
时钟线拓扑结构的确定及
信号完整性分析
SDCLK是从DSP发出接入SDRAM的80MHz的关键时钟信号。只有保证该信号的信号完整性，才能确保对SDRAM的正确读写。图8和图9分别为规划后SDCLK的拓扑结构及仿真波形图。

结语
Cadence软件将原理图设计、PCB布局和高速仿真分析集成于一体，可以解决在设计的各个环节中存在的与电气性能相关的问题。通过对时序、信噪、串扰和电磁兼容等多方面因素进行分析，可以使设计师在进行实际的布局布线之前对系统的时间特性、信号完整性和EMI等问题作一个最优化设计。
在本次设计高速处理器的过程中运用仿真工具SPECCTRAQuest取得了较好的效果，保证了制板的一次性成功。依据仿真所得到的合理的拓扑结构设计的电路板工作正常。避免了利用传统电路设计方法的瓶颈，只有依靠设计者的经验确定关键信号的布线及拓扑结构，等到PCB最后制作完成才能确定信号的好坏。利用布线前的仿真结果，可以直接更改原理图设计，选择相应的布局布线规则。节约了设计成本，缩短了产品的开发周期。