在继电保护测试装置中, 既有复杂的算法, 又涉及多种检测与控制方案。用DSP实现算法和多方案的配置,用CPLD进行实时检测和控制,是一种较好的独立运行模式。一般CPLD的配置依靠专
2011-10-17 15:22:26
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ACEX 1K系列器件是Altera公司推出的新型CPLD产品。该器件基于SRAM,结合查找表(LUT)和嵌入式阵列块(EAB)提供了高密度结构,可提供10 000到100 000可用门,每个嵌入式
2020-07-22 17:36:05
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100欧姆 1K,10K三档量程怎么自动换挡的电路图
2011-08-31 12:27:35
ACEX 1K系列器件实现加载的方法有哪几种?EPC2器件连接及工作原理是什么?
2021-04-15 06:38:25
ACEX1K - Programmable Logic Device Family - Altera Corporation
2022-11-04 17:22:44
、MAX7000 系列、Mercury、FELX10KE、APEX20KE、APEX20KC、ACEX1K、APEX II和 Stratix 等。 其开发工具 MAX+PLUS II 是较成功
2019-03-04 14:10:13
用vhdl实现cpld配置fpga,配置成功后在usermode下设置一个重新配置信号,当信号有效时对fpga进行重新配置;fpga配置程序放在flash内;现在遇到的问题是,上电cpld能够正常配置fpga并且进入usermode ,但是加上重新配置语句过后就不能成功配置fpga,求高人指点~
2013-01-17 22:35:39
ADS930 IN和互补输入端为什么并联1K电阻
2018-08-19 18:31:29
我看到手册上有写到支持1K*16bit二次烧录的功能,我现在的代码不到1K,想知道怎么配置二次烧录。
2021-12-11 19:28:25
或ACEX1K系列等。尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点:
2019-07-01 07:36:55
的,FPGA分段式布线结构决定了不可预测时间延迟。 3、集成度的不同 CPLD:500 ~ 50000门; FPGA:1K ~ 10M 门 4、应用范围的不同 CPLD逻辑能力强而寄存器少
2020-07-16 10:46:21
我有一个非常简单的问题,已经让我困惑了很久,
谁能回复我?
MIFARE Class EV1 1K 也叫S50 吗?
MIFARE Class EV1 4K 也叫 S70 吗?
如果不是
2023-06-05 11:55:18
提供方式 CD-ROM 免费从Altera网站的下载中心下载,或从Quartus II 软件Starter Suite CD-ROM中获取 许可 永久 150天 器件支持 全部 ACEX® 1K
2012-08-15 12:30:03
我现在想用TLV2541进行AD采样,我们要求采样频率为1K,我现在不知道怎么样才能使采样为准确的1K。用单片机的SPI接口怎样才能实现?谢谢
2019-05-21 12:01:06
一、基本说明:我的芯片UC2625用于控制无刷直流电机,它的OV-COAST脚由一块型号为EP1K100的ACEX 1K系列可编程逻辑器件控制。二、问题说明:上电后UC2625的高位、低位都无输出,且其OV-COAST脚一直为高电平(4伏左右)。想请教一下我的OV-COAST脚的输入信号是否正确?
2015-09-17 11:20:04
变了。如果flash里烧写的boot代码都00,,emif总线读了大约1K字节数据才不变了。请问 dsp上电时,通过EDMA搬移flash内的1K数据到内部RAM,这个过程有可能被打断吗?dsp是在搬移完1K代码后才开始运行代码,还是边搬移边运行?
2020-05-26 09:17:49
本文将为小伙伴们介绍紫光盘古系列1K2K(MES1/2KG)开发板,盘古1K2K开发板是一款高性能入门级FPGA开发板!盘古1K2K开发板以紫光Compact系列PGC1
2023-04-18 16:00:01
同创PGC1KG-LPG100 / PGC2KG-LPG100开发套件|盘古1K/2K开发套件
4篇大差不差,主要介绍了硬件参数等细节,但不提及使用方法。
[文章] # 【揭秘】紫光盘古系列:盘古
2023-11-21 16:51:07
一款1K方波发生器电路相关资料推荐
2021-05-25 07:28:28
在做就是外部中断adc检测在这个条件下,用keil跑裸机,每秒中断速度可以到达1w次一秒而在rtt中最多一秒钟只能1k次上下,是外部io中断,io中断都是按照原始hal库写法求回答
2022-08-12 10:58:11
这块pcb硬件的emc实验1k不到,在不改变原理图的情况下,大家能不能给点建设性的布线意见?
2010-10-14 10:22:35
ACEX 1K具有什么特点DDS电路工作原理是什么如何利用FPGA设计DDS电路?
2021-04-30 06:49:37
介绍了利用现场可编程逻辑门阵列FPGA实现直接数字频率合成(DDS)的原理、电路结构和优化方法。重点介绍了DDS技术在FPGA中的实现方法,给出了采用ALTERA公司的ACEX系列FPGA芯片EP1K30TC进行直接数字频率合成的VHDL源程序。
2021-04-30 06:29:00
本文介绍一个用微控制器在系统配置Lattice MACH4000系列CPLD器件的方案。
2021-04-30 06:43:20
本文介绍了通过处理机用CPLD和Flash实现FPGA配置文件下载更新的方法。
2021-04-28 06:11:19
大家下午好,我计划使用主fpga板的IO引脚配置目标cpld板,即菊花链。我使用主fpga板的IO引脚连接cpld的JTAG头。如何编程master fpga的IO引脚来配置目标cpld?请发送与此相关的任何文件....谢谢问候Vimala
2020-03-24 06:43:09
对1K的方波信号滤除50Hz工频干扰和高频信号可能吗
2023-10-08 14:38:14
本人想知道,对于运放的输出端接一个1K电阻,对输出是否有影响。如图所示,OP07输出端接R1,那么A点和B点的电压会是一样的吗?还是B点的电压实际只有A点的1/2呢?另外,如果是一样的话,麻烦告知理由,并提示R1阻值的选取方法,本人不胜感激。
2015-08-05 13:23:55
嗨,我是Xilinx的新手,我正在为一个学术项目的编程设备工作。我正在寻找一种使用USB和JTAG配置Spartan3e系列的简便方法。是否有可能使用像PC(iMpact) - > USB-
2019-06-21 12:38:15
2江西省计算机一级考试试题 (10页) 本资源提供全文预览,点击全文预览即可全文预览,如果喜欢文档就下载吧,查找使用更方便哦!9.9 积分江西省计算机一级考试试题一、选择题1. 微机中1K字节表示
2021-09-15 09:29:42
CPLD是altera的7256,20块电路板有两块始终无法下载程序,下载器应该是好的,量了CPLD的外围,供电3.28V正常。板下载插针和CPLD之间是四路JTAG信号,TCK,TDO,TMS,TDI。四引脚对地都不短路,四路串的是1K的电阻。
2017-07-13 11:48:55
盘古1K/2K 开发套件是基于紫光同创 FPGA 开发平台的开发套件,以紫光同创 Compa系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心,预留丰富的扩展 IO
2023-09-22 15:03:53
盘古1K/2K 开发套件是基于紫光同创 FPGA 开发平台的开发套件,以紫光同创 Compa系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心,预留丰富的扩展 IO 及数码管
2023-08-02 14:20:11
盘古1K/2K 开发套件是基于紫光同创 FPGA 开发平台的开发套件,以紫光同创 Compa系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心,预留丰富的扩展 IO 及数码管
2023-08-22 16:26:46
最近才进入此论坛 玩耍,后来发现这里的资料真心的很有帮助,激动的花了好多币去下载 pdf文档,后来发现下载的时候都是现实有好几M大小,但结果是下载后的大小只有1K,准确的说是720B ,求各位帮忙指点下 。。。
2014-08-06 15:03:01
Altera FLEX/ACEX芯片结构是如何构成的?Intel XScale PXA270处理器的系统存储器接口怎样去设计?Linux下的ACEX1K50设备驱动是如何实现的?
2021-04-30 06:44:14
各位大神,请问1k的三角波信号经过截止频率为10k的低通滤波器,出来的波形有影响吗?方波呢?
2017-04-25 15:57:58
关于ACEX1K的I/O脚驱动能力. ALTERA 计算功耗的datasheet 中:对ACEX1K器件, PDCOUT (power of steady-state outputs)的计算就是根据IOH, IOL来计算的, 能否告诉我ACEX1K芯片的IOH, IOL分别是多少?
2019-08-07 00:00:34
不懂cpld,看了看别人说的,像cpld可以扩展io,做74系列时序什么的,做高速ad控制,电机控制可是现在有几个问题1.代替74系列的成本会不会是个问题?2.比如做高速ad的话,用ic加单片机
2019-02-22 00:55:38
使用ADA4895-1ARJZ时,负载约1k欧,反向放大,系统电源±6V,正负电均串联51欧(150欧)后给运放供电。经常发现器件损坏,而且是运放电源被拉至±1.2~±2V左右,而正常工作时运放电源约±5.4V。请问容易坏的原因是什么,改进方法除了单独用±5V还有吗?
2018-07-30 09:34:31
目前使用AD9834,希望得到一个幅值在0.1V,频率1K或者10K的正弦波,芯片DAC 只有10bits的分辨率,波形看上去台阶很明显,希望推荐调整方案,或者更高输出分辨率芯片
2019-02-15 06:22:38
ELF系列是CPLD还是FPGA?
2023-08-11 06:05:42
我使用STK-SIM900A开发板,通过GPRS方式由开发板至PC客户端发送1K字节数据,发送AT+CIPSEND--1k字节数据--结束符(0x1a),通过测量,当发送完结束符0x1a到pc客户端
2019-05-10 05:16:55
手册上看到STM32F030 的FLASH 擦写次数只有1K,真的只有1K么?051系列的手册上是10K,
2018-11-20 08:35:54
abm库里面的softlim,它的上下限设置如果不是常数,而是随电压变化的量,应该怎么设置呢?比如我的电压从0到1v变化,而上下限都是关于电压的函数,上下限应该怎么设置呢?还有就是softlim上面显示的1k是什么意思呢?
2018-06-05 16:43:32
单片机stca15系列和cpld的epm240系列怎么通信连接啊?
2023-10-27 08:25:22
如何通过添加一个简单的RC电路至FPGA或CPLD 的LVDS输入来实现模数转换器?请问怎么实现低频率(DC至1K Hz)和高频率(高达50K Hz)ADC?
2021-04-15 06:29:55
XC9500系列CPLD器件是什么?XC9500系列CPLD器件遥控编程的实现方法有哪些?如何实现CPLD遥控编程?
2021-04-27 07:15:42
在论坛下载到SRIO的官方例程,移植到开发板后,使DSP与FPGA通讯,DSP向FPGA发送1K数据成功,更改传输数据的大小为1024*1024后编译成功,但是还是传输的1K数据,查看地址以及配置
2018-07-23 10:49:17
AD的专家们,旋变产生的Sin,SinLo 和Cos,CosLo怎么滤波,励磁信号为1K,解码芯片为AD2S83,滤波电路怎么搭!给个滤波电路吧!
2018-10-30 09:22:55
本人新手做锁相环的,最近在做一个小步进的本振,因为体积原因,不能用DDS来做,只能用一个单环输出,输出要求是:参考信号10M,输出300-305M的信号,功率无所谓,步进1K,主要是相噪问题,要求
2018-11-23 09:33:08
后面1k地址,有乱码。这是什么原因呢,不调用GAPRole_PeripheralInit( ) ,打印出来就不会有乱码。GAPRole_PeripheralInit( ) 这个函数是库的,无法跟踪。麻烦看看,谢谢
2022-08-11 07:55:45
自己DIY了一个功放想 用手机做信号源输入,把手机用公对公音频信号线,插到功放上手机却不识别网上讲得把输入左右声道并联1k到4.7k的电阻这样可以吗? 对功放会不会有影响?
2018-06-23 23:59:58
电路无疑是一种很好的解决方法。ACEX 1K器件是Altera公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列,ACEX1K器件正逐步取代FLEX l0K系列成为首选的中规模器件产品。它具有
2019-06-18 06:05:34
负反馈系列文章开始于经典的方框图,其中放大器和反馈网络都被认为是单向的。采用自下而上的方法,我们来探讨反馈网络通常是双向的。现在是时候来讨论最常见的情形了,其实放大器也是双向的。为此,我们来看图1
2019-01-26 15:53:23
结合继电保护测试装置的研制体会,介绍基于DSP 的CPLD 多方案现场可编程配置方法,给出硬件的配置连接、CPLD 配置数据的获取与存储方法和CPLD 在DSP 控制下的被动串行配置过程。设
2009-04-15 08:50:55
29 结合继电保护测试装置的研制体会,介绍基于DSP 的CPLD 多方案现场可编程配置方法,给出硬件的配置连接、CPLD 配置数据的获取与存储方法和CPLD 在DSP 控制下的被动串行配置过程。设
2009-05-18 14:33:24
16 基于单片机的CPLD/FPGA被动串行下载配置的实现:介绍采用AT89S2051单片机配合串行E2PROM存储器,实现CPLD/FPGA器件的被动串行模式的下载配置,阐述了其原理及软硬件设计。 &nb
2009-10-29 21:57:22
19 特征基于SRAM的LUT设备的配置设备提供以下特性:■配置Altera ACEX 1K、APEX 20K(包括APEX 20K、APEX 20KC和APEX 20KE)、APEX II
2023-03-07 18:54:42
HT48E MCU系列1K位EEPROM
本文以HT48E06 为例子,但程序可适用于HOLTEK HT48E06、HT48E10、HT48E30 等,含有1K 位EEPROM Data Memory 的MCU。
2010-03-27 09:05:01
26 当利用CPLD/FPGA开发系统完成数字电路或系统的开发设计并仿真校验通过之后,就需要将获得的CPLD/FPGA编程配置数据下载到CPLD/FPGA芯片中,以便最后获得所设计的硬件数字电路或系
2010-06-01 10:14:46
23 MDT10P55B1S,MICROCHIP/微芯,1K个字和状态RA的72个字节 MCUMDT10P55B1S,MICROCHIP/微芯,1K个字和状态RA的72个字
2023-10-17 16:35:09
摘要:本文讨论了Cyclone系列器件的不同配置方法,提出一种单片机结合FLASH存储器的被动串行配置方案。关键词:FPGA;FLASH;PS;Cyclone
2010-08-13 12:04:09
64 探讨电梯控制技术的发展历史和技术现状,仔细研究CPLD器件的工作原理,开发流程以及VHDL语言的编程方法;采用单片CPLD器件,在MAX+plusⅡ软件环境下,运用VHDL语言设计一个16楼层单
2010-12-27 15:27:35
56 用单片机配置CPLD器件
ALTERA公司的可编程序逻辑器件APEX20K、FLEX10K和FLEX6000虽应用广泛,但由于其内部采用SRAM存储配置数据,每次系统上电时,必须用配置芯片对其进行配置
2009-03-28 16:18:06
1071 
以下是引用片段: 摘要: 介绍一种利用微控制器动态配置CPLD器件的方法。将配置文件存放在存储器中,配置文件中的控制代码驱动在微处理器中运行的配置引擎;将配置文件中的配置信息通过JTAG口移入
2009-06-20 10:44:21
3034 
一、 配置方式
ALTERA CPLD器件的配置方式主要分为两大类:主动配置方式和被动方式。主动配置方式由CPLD器件引导配置操作过程,它控制着外部存储器和
2009-06-20 10:58:14
1928 摘要: 介绍了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特点,给出了用ACEX 1K系列器件EP1K10TC144-1实现数字频率合成器的工作原理、设计思路、电路结构和仿真结
2009-06-20 14:02:25
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本文介绍了通过处理机用CPLD和Flash实现FPGA配置文件下载更新的方法。与传统的JTAG或PROM串行下载配置方法相比,此方法具有更新配置文件灵活方便、易于操作、适用于大容量FPGA下载的特点
2018-10-25 05:51:00
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下载的PLD称之为FPGA。把Flash、EEPROM框架或乘积项框架的PLD称为CPLD。 Altera把自己的PLD产品MAX系列/FLEX/ACEX/APEX系列称为CPLD。由于FLEX
2017-06-19 09:59:13
3996 本文档详细介绍的是FPGA教程之CPLD和FPGA的配置与下载的详细资料说明主要内容包括了:一、CPLD/FPGA器件的配置,二、MAX系列非易失性器件的下载配置,三、FLEX/ACEX系列FPGA的下载配置,四、ALTERA的编程文件
2019-02-28 09:56:18
17 Stratix®系列、Cyclone™系列、Apex™II、Apex 20K(包括Apex 20KE和Apex 20KC)、Mercury™、Acex®1K、Flex®10K(包括Flex 10KE
2019-04-19 08:00:00
10 FPGA CPLD可编程逻辑器件的在系统配置方法(深圳市村田电源技术有限公司)-FPGA CPLD可编程逻辑器件的在系统配置方法
2021-09-18 10:51:20
13 电子发烧友网站提供《Compact系列CPLD配置(configuration)用户指南.pdf》资料免费下载
2022-09-26 10:08:17
2 电子发烧友网站提供《Compact系列CPLD可配置逻辑模块(CLM)用户指南.pdf》资料免费下载
2022-09-26 10:06:25
2 CPLD的MAX系列器件库max-13.0.1.232
2022-12-21 17:26:11
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